Sistema multicanal para aquisiç˜ao de dados em um ... - CBPFIndex

através de um cabo flat com conectores DB-25 fêmea, conectando os sinais do transcep-
tor USB a todos os módulos do grupo. O MPD Master é o único que realiza leitura
na interface USB, porém todos podem escrever. A fim de garantir o acesso individual
do barramento de interface, um árbitro no MPD Master coordena o acesso utilizando
sinais de controle (“Arbiter Controls”). Para escrever nos registradores de configuração
(bloco REGISTERS), todos os comandos são recebidos pelo MPD Master e distribuídos
conforme o próprio comando ordena. Por exemplo, se o comando for para configurar um
registrador de algum Slave, o Master recebe o comando pela USB, decodifica-o e envia
para o respectivo Slave através do protocolo SPI (Serial Peripheral Interface), utilizando
o componente MASTER SPI.
As duas arquiteturas possuem diferenças na comunicação com a interface USB, devido
à necessidade de controle de acesso ao barramento, e também na forma de configuração
dos seus registradores, pois no Slave o comando é recebido pelo componente SLAVE SPI.
Porém, ambas são iguais em toda a cadeia de aquisição (ADC e TDC), na transferência
dos dados e em aspectos fundamentais de funcionamento. As funcionalidades de cada
componente serão mostradas e detalhadas nas próximas subseções, ilustrando os compo-
nentes principais de cada arquitetura e depois desenvolvendo as minúcias importantes de
operação.
3.4.1 Arquitetura Master / Slave
Um diagrama em blocos mais detalhado da arquitetura Master, que inclui os com-
ponentes de aquisição e transferência de dados, pode ser visto na Figura 3.11. O grupo
de componentes Channel está relacionado à aquisição de dados do ADC, existindo uma
instância desse grupo para cada canal analógico. Já o grupo Data Builder tem a função de
construir o bloco de dados a ser transmitido e gerenciar a transferência para o componente
que interfaceia o barramento de comunicação USB.
O componente CLK Manager é responsável por gerar os clocks necessários para to-
dos os componentes, de maneira correlacionada, implementando um sistema totalmente
síncrono. Fazem parte dos sinais de saída deste componente: 2 clocks de 60 MHz defasa-
dos em 180 ◦ , para leitura dos canais do ADC, onde o primeiro canal é lido na transição
positiva e o segundo na transição negativa; 1 clock de 1 MHz para o componente USB
INTERFACE, pois o chip transceptor USB (FT245BL) funciona com esta frequência;
1 clock de 10 MHz para o componente TDC INTERFACE, utilizado no barramento de
leitura de dados do TDC.
41