Sistema multicanal para aquisiç˜ao de dados em um ... - CBPFIndex
Sistema multicanal para aquisiç˜ao de dados em um ... - CBPFIndex
Sistema multicanal para aquisiç˜ao de dados em um ... - CBPFIndex
Create successful ePaper yourself
Turn your PDF publications into a flip-book with our unique Google optimized e-Paper software.
que as amostras na FIFO anterior sejam transferidas, assim como o restante das amostras<br />
que compõ<strong>em</strong> a forma <strong>de</strong> onda.<br />
O disparo da aquisição <strong>de</strong> <strong>dados</strong>, a partir do componente WRITE CMP, po<strong>de</strong> ocorrer<br />
<strong>em</strong> dois modos: i) <strong>um</strong> sinal <strong>de</strong> disparo externo – “Ext Trigger”, ii) <strong>um</strong> sinal <strong>de</strong> disparo<br />
interno, gerado pelo componente DIGITAL TRIGGER. O primeiro <strong>de</strong>ve ser <strong>um</strong>a transi-<br />
ção <strong>de</strong> subida no padrão TTL ou LVTTL. A transição é condicionada pelo componente<br />
TRIGGER COND, garantindo que o componente WRITE CMP seja dis<strong>para</strong>do <strong>um</strong>a única<br />
vez por transição, in<strong>de</strong>pen<strong>de</strong>nte da duração do sinal (<strong>em</strong> nível alto) na entrada “Ext Trig-<br />
ger”. No segundo modo, o WRITE CMP é dis<strong>para</strong>do pelo sinal gerado por <strong>um</strong> circuito<br />
com<strong>para</strong>dor digital, on<strong>de</strong> o sinal testado é a própria palavra convertida pelo ADC. O<br />
FPGA possui registradores que permit<strong>em</strong> a configuração do valor <strong>de</strong> threshold <strong>para</strong> o cir-<br />
cuito com<strong>para</strong>dor, e também <strong>para</strong> selecionar qual dos dois modos irá dis<strong>para</strong>r a aquisição<br />
<strong>de</strong> <strong>dados</strong>. Ambos os sinais <strong>de</strong> disparo mencionados po<strong>de</strong>m ter a frequência medida pelo<br />
componente FREQ METER. Este componente baseia-se <strong>em</strong> <strong>um</strong> contador cujo período<br />
<strong>de</strong> integração é controlado por <strong>um</strong> circuito <strong>de</strong> base <strong>de</strong> t<strong>em</strong>po, configurável através <strong>de</strong> <strong>um</strong><br />
registrador.<br />
A transferência <strong>de</strong> <strong>dados</strong> é executada pelo grupo “Data Buil<strong>de</strong>r”, que possui com-<br />
ponentes <strong>para</strong> escrever ou copiar os <strong>dados</strong> na interface USB, a cada trigger. HEADER<br />
WRITER escreve 2 Bytes <strong>de</strong> cabeçalho <strong>para</strong> i<strong>de</strong>ntificação do bloco <strong>de</strong> <strong>dados</strong>. BENCH<br />
WRITER escreve <strong>um</strong> valor i<strong>de</strong>ntificador do evento <strong>de</strong> 4 Bytes, e incr<strong>em</strong>enta esse valor<br />
a cada execução. TDC COPIER copia 16 Bytes dos <strong>dados</strong> lidos pelo componente TDC<br />
INTERFACE relativos aos 8 canais <strong>de</strong> conversão do TDC. Finalmente, ADC COPIER<br />
copia os <strong>dados</strong> da POST FIFO, os quais são 256 Bytes <strong>para</strong> cada canal analógico.<br />
O acesso <strong>de</strong>sses componentes à interface USB é controlado por <strong>um</strong> árbitro, i<strong>de</strong>nti-<br />
ficado por MASTER ARBITER <strong>para</strong> a arquitetura Master e SLAVE ARBITER <strong>para</strong><br />
a arquitetura Slave. O MASTER ARBITER comunica-se com os 3 componentes MAS-<br />
TER SLAVE dos módulos Slave, gerenciando-os através <strong>de</strong> sinais <strong>para</strong> ativar/<strong>de</strong>sativar<br />
a escrita no barramento <strong>de</strong> comunicação por cada <strong>um</strong> <strong>de</strong>les (sinais “Enable”), e sinais <strong>de</strong><br />
resposta (“Done”) <strong>para</strong> <strong>de</strong>tectar quando os Slaves terminaram o envio dos <strong>dados</strong>. O com-<br />
portamento sequencial dos componentes do Data Buil<strong>de</strong>r garante a or<strong>de</strong>m do fluxo dos<br />
<strong>dados</strong> enviados, permitindo ao programa reconhecer e i<strong>de</strong>ntificar exatamente a informação<br />
no bloco <strong>de</strong> <strong>dados</strong>. Os componentes que compõ<strong>em</strong> o Data Buil<strong>de</strong>r po<strong>de</strong>m ser habilita-<br />
dos/<strong>de</strong>sabilitados através <strong>de</strong> registradores <strong>de</strong> configuração, disponíveis no componente<br />
REGISTERS, que será <strong>de</strong>talhado na subseção 3.4.2.<br />
43