Sistema multicanal para aquisiç˜ao de dados em um ... - CBPFIndex

Figura 3.11: Diagrama da lógica sintetizada para implementação da arquitetura Master.
TDC INTERFACE é o componente que possui as funções de gerenciamento e operação
do TDC. Ele realiza a configuração, escrevendo nos registradores internos do TDC, a
leitura dos dados (acessando o barramento de leitura) e manipula os sinais externos de
Start e Stop a serem enviados ao TDC. Neste projeto, o sinal de Start para o TDC é
o mesmo sinal de trigger externo. A subsecção 3.4.4 mostrará o funcionamento interno
deste componente.
Como já comentado anteriormente, o ADC precisa de um sinal de clock para sin-
cronizar a palavra digital de saída. Observando isso, um clock de 60 MHz gerado pelo
componente CLK Manager é utilizado pelos componentes do grupo Channel, onde é re-
passado o sinal de clock “ADC DCO” para o ADC. O grupo Channel é capaz de processar
apenas um canal de ADC e, portanto, para cada um dos dois chips de conversão do mó-
dulo, existem dois grupos Channel, sendo um sincronizado com a borda de subida do sinal
“ADC DCO” e o outro a borda de descida.
Os dados convertidos pelo ADC são transferidos ininterruptamente para uma primeira
camada de memória do tipo FIFO (First In – First Out), identificada por PRE FIFO,
cujo sinal de escrita está permanentemente ativado. Os dados lidos da memória podem ser
armazenados na próxima FIFO – POST FIFO – obedecendo ao controle gerado pelo com-
ponente WRITE CMP. A PRE FIFO permite que um determinado número de amostras
convertidas (32 words) seja armazenado antes de um sinal de trigger. Quando um disparo
ocorre, habilita-se a escrita na POST FIFO (1024 words) por um tempo suficiente para
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