Komponente digitalnih sistema

Komponente digitalnih sistema
(a)
(b)
Sl. 2‐7. Master‐slave flip‐flop; (a) logička šema; (b) vremenski dijagram.
Ponašanje master‐slave flip‐flopa opisano je vremenskim dijagramima sa Sl. 2‐7(b). Vremenski
dijagrami su nacrtani pod pretpostavkom da je propagaciono kašnjenje kroz D leč pri setovanju 4.0ns,
odnosno 3.0ns, pri resetovanju. Ulaz D postaje 1 u trenutku t0. Master leč prihvata ovu promenu, s
obzirom da je njegov C ulaz jednak 1, i postavlja Qm=1 u t0+4.0ns. Međutim, sve dok je Clk=0, ova
promena ne prolazi kroz slave leč. U t1 Clk postaje 1, slave leč postaje transparentan i u t1+4.0ns na
izlazu slave leča, Qs, postavlja se 1. Kada ulaz D, u t3, ponovo postane 0, master leč prihvata novu
vrednost, ali se ona ne prenosi kroz slave leč sve do t4+3.0ns. U t5 ulaz D se menja na 1, ali master leč
ne prihvata ovu promenu sve do t6 kada Clk postaje 0. Znači, Qm dobija vrednost 1 u t6+5.0ns. Uočimo
da je kašnjenje povećano za 1.0ns zbog invertora koji pobuđuje ulaz C master leča. Nakon što u t7
slave leč postane dozvoljen, na izlaz Qs se postavlja 1 u t7+4.0ns. Sličnu promenu ulaza D na 0 u t8
master leč ne registruje sve do t9+4.0ns i ona se ne prenosi kroz slave leč sve dok taktni signal ponovo
ne postane 1.
Kao što je pokazano na Sl. 2‐7, vrednost ulaza D se unosi u master leč pre rastuće ivice taktnog
signala, a prenosi u slave leč neposredno nakon iste rastuće ivice. Za sve praktične primene, možemo
smatrati da se vrednost ulaza D upisuje u flip‐flop u trenutku delovanja rastuće ivice taktnog signala.
Ako ponovo konstruišemo 3‐bitni pomerački registar, ali sada umesto D lečeva upotrebimo master‐
slave flip‐flopove, dobićemo logičku šemu prikazanu na Sl. 2‐8(a) kojoj odgovaraju vremenski
dijagrami sa Sl. 2‐8(b). Uočimo da ovi novi vremenski dijagrami sadrže isti taktni signal Clk i isti ulazni
signal X kao i vremenski dijagrami sa Sl. 2‐7(b), ali su prošireni tako da za svaki flip‐flop uključuju dva
talasna oblika: izlaze iz master i slave lečeva, Qim i Qis, 1≤i≤3.
Kao što vremenski dijagram pokazuje, nakon što se u t0 ulazni signal X promeni na 1, samo će master
leč prvog flip‐flopa biti setovan (Q1m=1), u t0+4.0ns. Zatim, nakon što se u t1 taktni signal promeni na
1, slave leč se setuje u t1+4.0ns. Samo nešto malo kasnije, nakon što se u t2 taktni signal vrati na 0, u
t2=5.0ns setuje se master leč drugog flip‐flopa (Q2m=1). Uočimo da kada se u t3 ulazni signal X vrati na
0, master leč prvog flip‐flopa se setuje (Q1m=0). Nakon sledeće rastuće ivice takta, u t3+3.0ns Q1s se
40