1. Einleitung - FG Mikroelektronik, TU Berlin

Kapitel 4 Entwurf digitaler Schaltungen
Schaltung optimiert sein soll. Ausgangspunkt hierfür bilden neben herkömmlichen
Netzlisten auch HDL-Verhaltensbeschreibungen auf der Basis von VHDL oder Verilog.
Weiterhin werden noch spezielle Beschreibungsformen zur Darstellung von boolschen
Gleichungen und Zustandsautomaten unterstützt.
Den ersten Schritt bildet eine Transformation der Eingangsdaten in boolsche
Gleichungen. Auf der Basis dieser boolschen Gleichungen kann nun eine technologieunabhängige
Logik-Optimierung durchgeführt werden. Ziel dieser Optimierung ist eine
verbesserte Struktur der Gleichungen, so dass zum einen redundante Logik entfernt
(Flattening mit Logikminimierung) und zum anderen der Flächenbedarf (Structuring) oder
die Verzögerungszeit der Schaltung verringert wird. Die wichtigste Grundlage hierfür
stellen die Gesetze der boolschen Algebra dar. Beim „Flattening“ erhält man eine
zweistufige AND-OR-INVERTER-Darstellung, welche meist in einer Verbesserung der
Geschwindigkeit resultiert. Beim „Structuring“ werden gemeinsame Terme ausgeklammert.
Ziel ist es, das Prinzip der Hardware-Sharing zu erreichen, was schließlich zur
Verringerung des Flächenbedarfs führt [Geis99].
Im letzten Schritt wird nun eine technologieabhängige Netzliste auf der Basis einer
entsprechenden Gatterbibliothek erzeugt, was als „Mapping“ bezeichnet wird. Die bei
diesem Vorgang vorgenommene Gate-Level-Optimierung hat zum Ziel, dass die vom
Entwickler vorgegebenen Optimierungsziele und die in der Technologiebibliothek
definierten Entwurfsregeln erfüllt werden.
4.4.3 Statische und dynamische Timing-Analyse
Nach der erfolgreichen Synthese sollte die Schaltung noch auf Setup- und Hold-Time-
Verletzungen untersucht werden. Dieser Vorgang heißt statische Timing-Analyse. Hierfür
könnte man den Design Compiler (DC) von Synopsys anwenden. Eine bessere Möglichkeit
bietet sich jedoch das Programm namens PrimeTime (ebenfalls von Synopsys), da es
speziell für diesen Zweck angeboten ist [SynPT].
Setup-Time bezeichnet man die minimale Zeit, die ein Signal am Eingang eines
Flipflops bereitstehen muss, um dann beim Ankommen der aktiven Taktflanke übernommen
zu werden. Hold-Time nennt man die minimale Zeit, in der ein Signal am
Flipflop-Eingang nach der aktiven Taktflanke noch gültig sein muss, d.h. die Wertänderung
des Eingangssignal darf nicht zu schnell passieren.
Bei der statischen Timing-Analyse treten seltener Setup-Time-Verletzungen auf, da die
Schaltung bei der Synthese oft schon bezüglich von Setup-Time optimiert wurde. Hold-
SPINN-Chip: NTC/TNC-Modul 37