1. Einleitung - FG Mikroelektronik, TU Berlin

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Kapitel 4 Entwurf digitaler Schaltungen Time-Probleme kommen hingegen vergleichsweise häufiger vor. Jedoch, wenn die Hold- Time-Verletzung nicht so groß ausfällt, könnte man zunächst diesen Fehler ignorieren, da die Behauptung zu diesem Zeitpunkt nur auf das Wire-Load-Modell der Technologie- Bibliothek basiert und nicht unbedingt 100%ig wahr ist. Da vor dem Layout die Verzögerung des Taktes infolge der Taktverteilung (clock tree) noch nicht bekannt ist, muss sie schätzungsweise manuell angegeben werden, um eine annähernd realistische Simulation machen zu können. Dies geschieht durch das Definieren von clock delay, skew sowie transistion time. Am Ende der statischen Timing-Analyse wird unter anderem eine SDF-Datei (Standard Delay Format) erzeugt. Bevor die Schaltung zum Place-And-Route gelangen darf, muss sie noch verifiziert werden, d.h. ob die Funktionalität der erzeugten Netlist (meist in Verilog-Format) nach der Synthese noch mit der Beschreibung auf RTL-Ebene vor der Synthese identisch ist. Für diesen Zweck könnte man den mächtigen Simulator Vsim der Firma ModelSim für eine dynamische Timing-Analyse zur Hilfe heranziehen. Diese Methode hat leider den Nachteil, dass bei großen Schaltungen die Rechenzeit enorm hoch ist und dass der Testbench nicht jeden Pfad in der Schaltung abdecken kann. Seit kurzem hat Synopsys jedoch ein neues Programm namens Formality herausgebracht, das speziell für die formale Verifikation gedacht ist. Formality verwendet dabei mathematische Algorithmen und bewerkstelligt dieselbe Arbeit dadurch viel schneller, ausserdem werden sämtliche Pfade überprüft und das ist gleichzeitig der größte Vorteil von Formality gegenüber ModelSim [Bhat99]. Falls die formale Verifikation der Schaltung positiv verlief, könnte diese zum Place-And-Route weitergeleitet werden. 4.4.4 Plazieren und Verdrahten mit Silicon Ensemble (Cadence) Beim Place-And-Route werden die einzelnen Zellen (Gatter) anhand der nach der Synthese generierten Netlist (Verilog-Format) und der entweder von DC oder PrimeTime erzeugten SDF-Datei platziert, aber noch nicht miteinander verdrahtet, ausserdem wird der „clock tree“ aufgebaut. Bis zu diesem Zeitpunkt nennt man den ganzen Vorgang „global route“. Das Hinzufügen von „clock tree“ könnte jedoch die bisherige Struktur nach der Synthese verändert haben, so dass die Zeitangaben nicht mehr zutreffen. Es ist deshalb zu empfehlen, an dieser Stelle die Schaltung noch einmal von PrimeTime und Formality überprüfen zu lassen, da eventuelle Änderung zu diesem Zeitpunkt weit weniger umfangsreich als nach dem fertigen Layout. Der nächste Schritt heißt „detailed route“, dabei werden die Zellen endgültig miteinander verdrahtet. Am Ende der ganzen Layout-Prozedur erzeugt das „Place and Route“-Programm unter anderem eine SDF-, eine SPEF-Datei und eine „set_load-Format“-Datei mit den wahren SPINN-Chip: NTC/TNC-Modul 38
Kapitel 4 Entwurf digitaler Schaltungen Verzögerungszeiten von Leitungen und Zellen sowie Kapazitäten. Darin ist auch die Verzögerung für den Takt, so dass bei Post-Layout-Simulationen (mit PrimeTime und Formality) die manuelle Eingabe nicht mehr erforderlich ist. Nach all den beschriebenen Schritten kann die Schaltung endlich mit allen notwendigen Informationen dem Halbleiter-Hersteller übergeben werden. Bild 4.4 stellt noch einmal den ganzen Design-Flow des SPINN-Chips graphisch dar. logische Bibliothek Technologie Bibliothek Visual HDL W SPINN-Chip: NTC/TNC-Modul 39 I E Design Eingabe VHDL-Code Design Analyzer Logik-Synthese VHDL-Netzliste Silicon Ensemble Place & Route SDF & Netzliste R Fabrikation Visual HDL Simulator ModelSim Dynamic Timing Analysis PrimeTime Static Timing Analysis Bild 4.4.4 : SPINN-Entwicklungsablauf
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Kapitel 10 Zusammenfassung deshalb
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Literaturverzeichnis Literaturverze
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