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442 Elektronik 2Spannungs-Frequenz-Wandler Zur Umformung einer Signalspannung in eine der Spannung proportionale Frequenz verwendet man einen Spannungs-Frequenz-Umsetzer (-Wandler) nach Bild XIII-1. Der Operationsverstärker N1 ist hier als Integrator geschaltet, der die Spannung u e über die Zeit integriert und damit eine negative Sägezahnspannung u a bewirkt. Je größer die Eingangsspannung ist, desto steiler ist der Anstieg der Ausgangsspannung. Die Spannung U e vergleicht der Operationsverstärker N2 (Komparator) mit der negativen Spannung U V des Spannungsteilers aus R2 und R3. Sobald u a den Wert U V erreicht, kippt der Komparator N2 und steuert den Transistor V1durch. Der leitende Transistor hebt die Vergleichsspannung auf nahezu 0 Van. Gleichzeitig entlädt sich der Kondensator C1 über den Transistor, bis dieAusgangsspannung u a = 0 V wird. Dieser Vorgang führt dazu, daß der Komparator erneut seine Ausgangsspannung umkehrt und nun den Transistor sperrt. Damit beginnt der Integrationsvorgang der Meßgröße u e erneut. u e R 1 –U B R 3 R 2 C 1 N1 N2 u a U V 0V R 4 Bild XIII-1 Spannungs-Frequenz-Umsetzer V1 f~ ue 0V Am Ausgang der Schaltung erhält man Impulse, deren Frequenz vom Wert der Eingangsspannung abhängt. DieFrequenz f istproportional zur Spannung u e . Da sich der Kondensator nur in einer endlichen Zeit entlädt, kommt hier ein systematischer Meßfehler zumTragen. u e Erzeugte Frequenz f ≈ (XIII.1) U ⋅R1⋅C1 unter der Bedingung für dieRückstellzeit t R ⇒ D u a ⋅R2⋅C 1
XIII Analog-Digital-Wandler 443 T2 N5 u e D G V1 S R 1 G D V2 S U Ref C 1 N1 T1 u a T2 Steuerlogik Bild XIII-3 Dual-Slope-Verfahren N2 N3 & N4 G A Oszillator Im zweiten Schritt wird der Kondensator C1 über die Konstantspannungsquelle entladen. Die Ausgangsspannung u a des Integrators N1 in der Schaltung nach Bild XIII-3 ändert sich linear, bis der Komparator N2 den Spannungswert Null feststellt. Die Entladezeit T2 richtet sich ausschließlich nach der vorher im 1. Schritt aufgenommenen Ladungsmenge, also nach dem Höchstwert von u a . Diese Entladezeit wird genutzt, um die Digitalisierung der Meßgröße u e zu bewirken, indem der Oszillator N4 während der Entladezeit T2 seine Impulse auf den Ausgang gibt. Die Zählzeit T2 und die konstante Oszillatorfrequenz bestimmen die Anzahl der Impulse. u e Zählzeit T2= ⋅T1 (XIII.3) U ref Der Steuerlogik-Baustein bildet die Integrationszeit durch Frequenzteilung aus dem Oszillator N4, hält den FET-Transistor V1 für die Integrationszeit T1 leitend und den FET-Transistor V2 gesperrt. Nach Ablauf der Integrationszeit T1 gibt die Steuerlogik ein „H“-Signal auf das UND-Gatter N3 und schaltet die Transistoren um, so daß sich der Kondensator über die Konstantspannungsquelle U ref entlädt. Während dieser Zeit T2 gibt auch der Komparator N2 ein „H“-Signal an das UND-Gatter N3, so daß die Impulsedes Oszillators an den Ausgang gelangen. Der Zählvorgang beziehungsweise die Zeit T2 ist beendet, sobald sich der Kondensator auf u a =0V entladen hat und der Komparator N2 ein „L“-Signal an das UND-Gatter N3 gibt, womit er weitere Impulse unterdrückt. Es lassen sich Meßgenauigkeiten von etwa 0,01% des Endwertes erreichen, wenn die Integrierzeit T1 durch Frequenzteilung von der Oszillatorfrequenz bestimmt wird. Die mittlere Umsetzungszeit liegt bei etwa 5ms. AD-Wandler nach diesem Prinzip haben eine großeVerbreitung gefunden. 5Flash-Wandler Beim Verfahren mit parallelen Komparatoren nach Bild XIII-4 wird die angelegte Meßspannung U E mit genau festgelegten Referenz- und Teilreferenzspan- nungen verglichen. Der hier dargestellte 3-Bit-AD- Umsetzer macht 7 Komparatoren und ebensoviele Vergleichsspannungen erforderlich, die über einen Spannungsteiler erzeugt werden. Solange die angelegte Meßspannung U E kleiner ist als die über R8 abfallende Vergleichsspannung, zeigt der Ausgang des Komparators N7 eine logische „0“ an, die in eine logische „1“ übergeht, sobald die angelegte Meßspannung U E größer wird als die über R8abfallende Vergleichsspannung. Dieser Trend setzt sich mit größeren Meßspannungen U E entsprechendfort. Ist die angelegte Meßspannung U E größer als die Spannungssumme über den Widerständen R5bis R8, aber kleiner als die Spannungssumme über den Widerständen R4 bis R8, zeigt der Ausgang des Komparators N4 eine logische „1“ an, während der Ausgang des Komparators N3 eine logische „0“ verzeichnet. Bild XIII-4 Prinzipschaltung eines Flash-Wandlers U E N1 N2 Q A Q B Q C X/Y-Decoder N3 U Ref R 1 R 2 R 3 R 4 R 5 R 6 R 7 R 8 Der X/Y-Dekoder ermittelt zunächst den Komparator, bei dem die Vergleichsspannung erstmalig größer ist als die Meßspannung. Das wird durch eine UND- Verknüpfung eines jeden Komparators mit dem nächsten erfolgen. Mit weiteren Codierstufen erhält man hier das 3-Bit-Ausgangssignal an den Ausgängen Q A bis Q C . Für einen 8-Bit-AD-Wandler sind 255Komparatoren mit den entsprechenden Vergleichsspannungenaufzuwenden. AD-Umsetzer nach diesem Verfahren mit parallelen Komparatoren ermöglichen Umsetzfrequenzen von mehr als 100 MHz. Diese Umsetzer werden als Flash- Wandler bezeichnet. Es gibt sie als IC-Bausteine (8- und 12-Bit-Umsetzer). N4 N5 N6 N7 6Wandler nach dem Wägeverfahren Das Wägeverfahren ist ein Vergleichsverfahren, bei dem die digitale Aussage an die gegebene analoge Eingangsgröße durch schrittweise Annäherung (sukzessive Approximation) ermittelt wird. Die digitale Ausgangsgröße wird über einen Operationsverstärker, der als bewerteter Addierer geschaltet ist, in die analoge Form (Treppenspannung) zurückversetzt und dann über einen Komparator mit der analogen Meßgröße verglichen. Dabei wird zunächst das höchste Bit des Speichers auf „1“ gesetzt.
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