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6 A n n u A l R e p o R t 2 0 0 9 A u S G e w ä H L t e p r o J e K t e – S e L e C t e d p r o J e C t S Prüfschaltung in gegenwärtigen Systemen überhaupt erst ermöglicht. Je nach Ausprägung benötigt das entwickelte Verfahren nur 31-49 % der Fläche einer vergleichbaren Lösung. Ein Patent für dieses Verfahren wurde angemeldet. Abb. 5: Schema des On-line Prüfverfahrens. Fig. 5: Scheme of the on-line check technique. Ein weiterer Ansatz zum systematischen Test von asynchronen ICs wird mit der Entwicklung eines Testprozessors verfolgt. Ziel dieser Entwicklung ist, wie in Abb. 6 gezeigt, die Kommunikation zwischen externer, synchron arbeitender Testerhardware und dem asynchronen IC über eine einheitliche synchrone Schnittstelle für den Funktionaltest zu ermöglichen. Das Konzept sieht vor, den Testprozessor zum einen als Schnittstelle zwischen der Testerhardware und dem asynchronen IC einzusetzen und darüberhinaus den eigentlichen Funktionaltest von dem Prozessor ausführen zu lassen. Die Integration des Testprozessors in den Design-for-Testibility-Flow kann auf drei unterschiedlichen Wegen erfolgen. Die erste Möglichkeit besteht darin, den Testprozessor auf dem DUT-Board des Hardwaretesters bspw. mittels eines FPGA-Boards zu realisieren. Dies spart Chipfläche und ermöglicht einen einheitlichen Zugriff auf verschiedene asynchrone Designs mittels derselben Hardware. Eine weitere Möglichkeit liegt darin, den Prozessor direkt im Chip zu integrieren, wodurch ein direkter Zugriff auf interne Signale besteht. Die letzte Möglichkeit ist ein kombinierter Ansatz. Hierbei werden einzelne Komponenten des Prozessors teils auf dem DUT-Board und teils auf dem asynchronen IC selbst implementiert. plied in asynchronous circuits. Depending on the implementation the required area is only 31-49% of that of an existing competitive solution. The scheme was filed for a European patent application. In a further approach to improve systematic testing of asynchronous designs a special test processor is being developed. As shown in Fig. 6, this approach aims to enable the communication between synchronously working tester hardware and asynchronous ICs via a unified synchronous interface. The test processor provides this interface and on top of that can even perform major functional test activities. The integration of the test processor into the design-for-testability-flow can be realized in three ways. The first possibility is to integrate an FPGA board on the DUT-board of the tester hardware. Since the test processor is realized by the FPGA providing a unified interface, silicon area can be saved and the board can be used for various asynchronous ICs. Another technique is to integrate the test processor directly within the asynchronous device. The advantage of this method is the direct access to internal signals. The last possibility is a combination of both the external and the internal processor approach. In this case, the modules of the processor will be distributed to both the FPGA on the DUT-board and the asynchronous device. E.g. the processing units will be placed within the FPGA, whereas the synchronous interface will be provided by the DUT itself.
A u S G e w ä H L t e p r o J e K t e – S e L e C t e d p r o J e C t S Die Modellierung des Testprozessors erfolgte über die High-Level-Design-Sprache LISA. Mit Hilfe dieser generischen Designmethodik konnte eine parameterisierbare Implementierung des Testprozessors erreicht werden. Dies ermöglicht die Wiederverwendung der Testprozessorbeschreibung für unterschiedliche asynchrone ICs, die verschiedene Protokolltypen verwenden. Auch ließ sich über dieselbe Beschreibung unter Anpassung der erforderlichen Parameter ein Testprozessor generieren, der gänzlich auf die Unterstützung von asynchronen Protokollen verzichtet und folglich in synchronen Designs zu Test und Diagnosezwecken verwendet werden kann. Abb. 6: Allgemeines Testprozessor-Konzept für asynchrone Schaltungen. Fig. 6: General test processor concept for asynchronous circuits. The current version of the processor was modelled using the high-level-design-language LISA that allows the modelling of a programmable processing unit using a C-similar language. Using this generic design methodology a configurable test processor implementation was realized that can be adapted to various asynchronous ICs that use different protocol types. Using this description it is also possible to generate a test processor without any asynchronous protocol support. This could be used for test and diagnose purposes of synchronous devices that may behave non-deterministic regarding their timing. A n n u A l R e p o R t 2 0 0 9 7
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