Sistemas digitales - Universidad de Concepción

Sistemas digitales
Ejercicios resueltos y planteados
Mario Medina C.
Depto. Ing. Eléctrica
Facultad de Ingeniería
Universidad de Concepción
2013

ii
Prefacio
Esta es una colección de ejercicios de sistemas digitales que espero sea
de utilidad a aquellos alumnos empeñados en desarrollar las habilidades
y competencias asociadas a esta materia. Muchos de ellos aparecen en los
textos enumerados en la bibliografía de este documento; otros han sido
creados por el autor para ser usados en tareas y exámenes.
Es mi opinión que la única forma de aprender es haciendo. Se espera
que los ejercicios planteados sean desarrollados por Uds., los alumnos.
Por ello, en la mayoría de éstos, sólo se indica la solución final.
Agradezco la colaboración de Jorge Salgado, quien aportara ejercicios
de su propia cosecha a este listado.
Estoy siempre dispuesto a responder consultas sobre estos ejercicios,
ya sea via correo electrónico o en persona. Asimismo, rogaría me hicieran
llegar cualquier corrección o comentario a los ejercicios de este libro.
Asi que, buena suerte, y provecho!
Mario Medina C.
mariomedina@udec.cl

Índice general
1 Sistemas numéricos 1
2 Códigos 9
3 Álgebra Booleana 14
4 Funciones Booleanas 20
5 Minimización de funciones mediante mapas de Karnaugh 26
6 Minimización de funciones mediante los métodos de Quine-McCluskey
y Petrick 33
7 Diseño de circuitos combinacionales 35
8 Bloques estandarizados 50
9 Circuitos secuenciales 68
10 Registros y contadores 70
11 Análisis de circuitos secuenciales sincrónicos 73
12 Diseño de circuitos secuenciales sincrónicos 79
Bibliografía 82
iii

Capítulo 1
Sistemas numéricos
Conversión entre bases
1.1 Realice las siguientes conversiones:
a) 39573 10 a base 2
b) 99280 10 a base 8
c) 43.375 10 a base 2
d) 32621 8 a base 10
e) AE43 16 a base 8
f ) 37014 8 a base 2
g) 79288 10 a base 16
h) 2027 10 a base 8
i) 110110101 2 a base 8
j) 1220201 3 a base 10
Solución
a) 1001101010010101 2
f ) 11111000001100 2
b) 301720 8
g) 135B8 16
c) 101011.011 2
h) 3753 8
d) 13713 10
i) 665 8
e) 127103 8 j) 1396 10
1.2 Convierta los siguientes números a octal y a hexadecimal
a) 111010110001.011 2 b) 10110011101.101 2
1

Capítulo 1: Sistemas numéricos 2
Solución
a) 7261.3 8 y EB1.6 16 b) 2635.5 8 y 59D.A 16
1.3 Convierta los siguientes números a hexadecimal y luego a binario.
a) 757.25 10 b) 123.17 10 c) 356.89 10 d) 1063.5 10
Solución
a) 2F5.4 16 y 1011110101.0100 2
b) 7B.2B 16 y 1111011.0010101 2
c) 164.E3 16 y 101100100.1110001 2
d) 427.8 16 y 10000100111.1 2
1.4 Convierta los siguientes números decimales a octal y luego a binario.
a) 2983 63
64
b) 93.73 c) 1900 31
32
d) 109.30
Solución
a) 5647.77 8 y 101110100111.111111 2
b) 135.565 8 y 1011101.1011101 2
c) 3554.76 8 y 11101101100.11111 2
d) 155.231 8 y 1101101.0100110 2
1.5 A qué corresponde el número 242.25 10 en base 2
Solución
11110010.01 2
1.6 A qué corresponde el número 4526.23 8 en decimal
Solución
4526.23 8 = 2390.29 10
1.7 Convierta el número 3BA.25 14 a base 6. Para mayor facilidad, realice las
operaciones aritméticas en base 10.
Solución
El número 3BA.25 14 es igual a 3252.1 6 .
1.8 Convierta el número 2574 9 a base 3.
Solución
2122111 3

Capítulo 1: Sistemas numéricos 3
1.9 Deduzca un esquema para convertir directamente números en base 3
a base 9. Utilice ahora el método deducido para convertir el número
1110212.20211 3 a base 9.
Solución
1425.673 9
1.10 Convierta el número 7813.405 9 a base 16. Considere que log9/ log16 =
0.792.
Solución
El número 7813.405 9 en base 16 es 1683.738 16
1.11 Convierta el número decimal no entero 97.315 10 a:
a) binario
b) octal
c) hexadecimal
Recuerde que log 10 (10) = 1 y que log 10 (2) = 0.301.
Solución
a) La representación binaria del número es: 1100001.0101000010 2
b) La representación octal del número es: 141.2410 8
c) La representación hexadecimal del número es: 61.508 16
1.12 Hay evidencia histórica que, en algunas culturas, se ha utilizado la base
20 para representar números. Entonces,
a) escriba los dígitos para un sistema base 20 usando una extensión
del mismo esquema de representación de dígitos empleado para
hexadecimal
b) convierta 2010 10 a la base 20
c) convierta BCH.G 20 al sistema decimal
Solución
a) A continuación, se muestra la equivalencia entre los valores en base
10 y la extensión pedida para base 20.
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19
0 1 2 3 4 5 6 7 8 9 A B C D E F G H I J
b) 2010 10 = 50A 20
c) BCH.G 20 = 4657.8 10

Capítulo 1: Sistemas numéricos 4
1.13 Calcule el valor de la base x si se sabe de 123 x = 111100110 2 .
Solución
La solución x = 21 se puede derivar mediante inspección, o mediante la
solución de una ecuación de segundo grado.
1.14 Encuentre el valor de la base r en la expresión BEE r = 2699 10 .
Solución
La solución r = 15 puede ser derivada mediante inspección, o mediante
la solución de una ecuación de segundo grado.
1.15 Sea XY Z 6 un número en base 6 formado por los dígitos X,, Y y Z, y
ZY X 9 un numero en base 9 formado por los mismos dígitos en orden
inverso. Entonces, determine el valor de los dígitos X, Y y Z tal que
se cumpla la igualdad XY Z 6 = ZY X 9 . No considere la solución trivial
X = Y = Z = 0.
Solución
La única combinación que cumple con la igualdad es X = Y = 5, Z = 2.
Aritmética en bases distintas a 10
1.16 Realice la siguiente multiplicación 12011 3 × 1021 3 sin pasar a otras bases.
Solución
El resultado de la multiplicación en base 3 es 20111001 3
1.17 Un colega del Depto. Eléctrico acaba de estar de cumpleaños. Le pregunté
cuántos años cumplía y me dijo “XY años”, donde X e Y representan
2 dígitos diferentes. Al comentarle que me parecían pocos, me dijo “En
realidad son YX, pero le cambié la base”. Sabiendo que X = 3, indique
qué edades podría tener en realidad.
Solución
El colega podría tener:
a) 43 años, que en base 13 es 34
b) 53 años, que en base 16 es 35
c) 63 años, que en base 19 es 36
1.18 En “Alicia en el País de las Maravillas”, Lewis Carroll pone el siguiente
acertijo numérico en boca de Alicia:
¡Dios mío, qué rompecabezas! Voy a ver si sé todas las cosas
que antes sabía. Veamos: cuatro por cinco doce, y cuatro por
seis trece, y cuatro por siete...
¡Dios mío! ¡Así no llegaré nunca a veinte!

Capítulo 1: Sistemas numéricos 5
Estas operaciones aritméticas tienen sentido si se consideran en bases
distintas a 10. Entonces, es verdad lo que dice Alicia Llega en algún
momento a 20
Solución
No, Alicia nunca llega a 20.
1.19 Realice las siguientes sumas:
a) 10011 2 + 1101 2
b) 11010011 2 + 11101101 2
c) 10011 2 + 1101101 2
d) 100111 2 + 101101 2
Solución
a) 100000 2
b) 111000000 2
c) 10000000 2
d) 1010100 2
1.20 Realice las siguientes operaciones:
a) 10011 2 AND 10101 2
e) 1011011 2 XOR 1101101 2
b) 11010011 2 OR 11101101 2 f ) 100111 2 NEXOR 101101 2
c) 1011011 2 AND 1101101 2 g) 11001011 2 XOR 01010011 2
d) 100111 2 OR 101101 2 h) 111010 2 NEXOR 100110 2
Solución
a) 10001 2 c) 1001001 2 e) 0110110 2 g) 10011000 2
b) 11111111 2 d) 101111 2 f ) 110101 2 h) 100011 2
1.21 Determine la incógnita X 3 en la ecuación 1010010 2 + X 3 = 2102 4 .
Solución
La incógnita es X 3 = 2101 3
1.22 Sea X = 533 8 , y Y = 234 8 . Calcule X + Y , X − Y , X × Y y X/Y usando la
base octal. Calcule la división con a lo más 2 cifras decimales.
Solución
X + Y = 767 8
X − Y = 277 8
X × Y = 151564 8
X/Y = 2.16 8

Capítulo 1: Sistemas numéricos 6
1.23 Sume, reste y multiplique los siguientes números binarios
a) 1111 2 y 1010 2
b) 110110 2 y 11101 2
c) 100100 2 y 10110 2
Solución
a) Suma: 11001 2 . Resta: 101 2 . Multiplicación: 10010110 2
b) Suma: 1010011 2 . Resta: 11001 2 . Multiplicación: 11000011110 2
c) Suma: 111010 2 . Resta: 1110 2 . Multiplicación: 1100011000 2
1.24 El siguiente cálculo ha sido realizado por una especie particular de alienígena
que tiene r dedos en sus manos.
(35 r + 24 r ) × 21 r = 1501 r
Cuántos dedos tiene el alienígena en cada mano
Solución
El alienígena tiene 4 dedos en cada mano. Por ello, realiza operaciones
en base 8.
Representación módulo-signo y complemento a 2
1.25 Indique qué representan las siguientes secuencias de bits como enteros
positivos en base 10, enteros con signo en base 10 y como caracteres
ASCII.
a) 1100101 2
e) 1111100 2
b) 0011101 2
f ) 1000001 2
c) 0110010 2
g) 1110101 2
d) 1101101 2 h) 1111111 2
Solución
a) Entero positivo: 101. Entero con signo: −27. Caracter ASCII: ’e’
b) Entero positivo: 29. Entero con signo: 29. Caracter ASCII: Group
Separator (GS)
c) Entero positivo: 50. Entero con signo: 50. Caracter ASCII: ’2’
d) Entero positivo: 109. Entero con signo: −19. Caracter ASCII: ’m’
e) Entero positivo: 124. Entero con signo: −4. Caracter ASCII: ’|’
f ) Entero positivo: 65. Entero con signo: −63. Caracter ASCII: ’A’
g) Entero positivo: 117. Entero con signo: −11. Caracter ASCII: ’u’
h) Entero positivo: 127. Entero con signo: −1. Caracter ASCII: DEL

Capítulo 1: Sistemas numéricos 7
1.26 Calcule el complemento a 2 de los siguientes números binarios.
a) 100101 2
e) 11111 2
b) 10011101 2
f ) 1000011 2
c) 110110010 2
g) 111001 2
d) 11101 2 h) 11111111 2
Solución
a) 11011 2
e) 00001 2
b) 01100011 2
f ) 0111101 2
c) 001001110 2
g) 000111 2
d) 00011 2 h) 00000001 2
1.27 Un computador tiene una longitud de palabra de 8 bits (incluyendo el
signo). Si se utiliza el complemento a 2 para representar los números
negativos, qué rango de enteros puede almacenarse en el computador
Y si se utiliza el complemento a 1 (Exprese sus respuestas en decimal).
Solución
Si se utiliza el complemento a 2, el rango de representación de enteros
es de −128 a 127. Si se utiliza el complemento a 1, el rango de representación
es −127 a 127.
1.28 Realice las siguientes restas usando complemento a 2. Luego, verifique
sus resultados.
a) 10011 2 − 1101 2
b) 11010011 2 − 11101101 2
c) 1001011 2 − 1101101 2
d) 100111 2 − 101101 2
Solución
a) 110 2
b) −11010 2
c) −100010 2
d) −110 2
1.29 Realice las siguientes restas sumando el complemento. Indique cuándo
se produce un rebalse. Suponga que los números negativos están representados
en complemento a 2.
a)
11010
−10100
b)
01011
−11000
c)
10001
−01010
d)
10101
−11010

Capítulo 1: Sistemas numéricos 8
Solución
a) Resultado es 110 2 . Hay rebalse, así que el resultado es correcto
b) Resultado es 10011 2 . No hay rebalse, así que el resultado correcto
es −1101 2
c) Resultado es 111 2 . Hay rebalse, así que el resultado es correcto
d) Resultado es 11011 2 . No hay rebalse, así qeu el resultado correcto
es −101 2
1.30 Sume los siguientes números en binario utilizando el complemento a 2
para representar los números negativos y notación módulo-signo. Utilice
una longitud de palabra de 6 bits, incluyendo el signo, e indique si se
produce un rebalse.
a) 21 + 11
b) (−14) + (−32)
c) (−25) + 18
d) (−12) + 13
e) (−11) + (−21)
f ) 31 + (−8)
Solución
a) El resultado correcto es 32, el cual no se puede representar en una
palabra de 6 bits. Hay un rebalse aritmético.
b) El resultado correcto es −46, el cual no se puede representar en una
palabra de 6 bits. Hay un rebalse lógico.
c) El resultado correcto es −7. No hay rebalses.
d) El resultado correcto es 1. Hay rebalse aritmético y rebalse lógico.
e) El resultado correcto es −32. Hay rebalse aritmético y rebalse lógico.
f ) El resultado correcto es 23. Hay rebalse aritmético y rebalse lógico.

Capítulo 2
Códigos
Códigos ponderados
2.1 Construya un código ponderado BCD1523 para dígitos decimales. Si no
es posible hacerlo, explique porqué no. Si es posible, escriba el número
673 10 en su código.
Solución
La siguiente tabla muestra una posible solución. Siguiendo esta codificación,
el número 673 10 se escribe 1100 0110 0001 BCD1523 .
Dígito
BCD1523
0 0000
1 1000
2 0010
3 0001
4 1001
5 0100
6 1100
7 0110
8 0101
9 1101
2.2 Construya una tabla para el código ponderado BCD4321 y escriba el
número 9154 10 en ese código.
Solución
La siguiente tabla muestra una posible solución. Siguiendo esta codificación,
el número 9154 10 se escribe 1110 0001 1001 0101 BCD4321 .
9

Capítulo 2: Códigos 10
Dígito
BCD4321
0 0000
1 0001
2 0010
3 0100
4 0101
5 1001
6 1010
7 1011
8 1101
9 1110
2.3 Es posible construir el código ponderado BCD5311 Si es así, indique la
tabla correspondiente. Si no es posible, indique porqué.
Solución
Si, es posible, y la siguiente tabla muestra una posible solución.
Dígito
BCD5311
0 0000
1 0001
2 0011
3 0100
4 0101
5 1000
6 1010
7 1011
8 1100
9 1110
2.4 Es posible construir el código ponderado BCD6411 Si es así, indique la
tabla correspondiente. Si no es posible, indique porqué.
Solución
No es posible, ya que el código ponderado BCD6411 no puede representar
los dígitos 3 ó 9.
2.5 Construya un código ponderado BCD7321 para base 12. Represente el
número B4A9 12 en dicho código.
Solución
La siguiente tabla muestra una posible solución. Siguiendo esta codificación,
el número B4A9 12 se escribe 1101 0101 1100 1010 BCD7321 .

Capítulo 2: Códigos 11
Dígito
BCD7321
0 0000
1 0001
2 0010
3 0100
4 0101
5 0110
6 0111
7 1000
8 1001
9 1010
A 1100
B 1101
2.6 Genere un código BCD5321 autocomplementado para base 12, y represente
el número 135 10 en su nuevo código.
Solución
La siguiente tabla muestra una posible solución. El número 135 10 en
base 12 equivale a B3 12 , el que, siguiendo esta codificación, se escribe
como 1111 0011 BCD5321 .
Dígito
BCD5321
0 0000
1 0001
2 0010
3 0011
4 0101
5 0110
6 1001
7 1010
8 1100
9 1101
A 1110
B 1111
2.7 Un registro de 16 bits contiene la secuencia 0100100101010111. Despliegue
el resultado de interpretar esta secuencia como
a) Números BCD8421
b) Un número binario puro
c) Números en código Exceso-3

Capítulo 2: Códigos 12
d) Números BCD2421
Solución
a) BCD8421: 4957 BCD8421
b) binario puro: 18775 10
c) Exceso-3: 1624 Exc−3
d) BCD2421: 4357 BCD2421
2.8 Codifique el número binario 100111010 2 usando codificación Gray.
Solución
El número binario 100111010 2 se escribe como 110100111 Gray en código
Gray.
2.9 Un computador representa información utilizando grupos de 32 bits.
Indique el rango de los enteros sin signo que se pueden representar utilizando
a) código binario
b) código BCD2421
Cuál rango es mayor
Solución
a) El rango de representación para el código binario es de 0 a 2 32 − 1,
es decir, 4,294,967,296 enteros.
b) El rango de representación para el código BCD2421 es de 0 a 10 8 −1,
o 99,999,999, es decir, 100,000,000 enteros.
2.10 Diseñe un código BCD autocomplementado para representar dígitos en
base 14, que además cumpla con la propiedad que la representaciones
de los dígitos menores a 7 comiencen todos con 0, y que los otros dígitos
comiencen con 1. Luego, utilice su código para representar el equivalente
al número 9826 10 en base 14.
Solución
Existen dos códigos BCD que cumplen con la condición: BCD7321, y
BCD6421. Como 9826 10 = 381C 14 , se tiene que en BCD7321 esto es
0100 1001 0001 1110, y en BCD6421 esto es 0011 1010 0001 1110.

Capítulo 2: Códigos 13
Códigos detectores y correctores de errores
2.11 En un computador se ha recibido la secuencia de bits 1011111, que representa
un número codificado en Hamming(7,4). Indique si ocurrió un
error en la transmisión y, si es así, cuál fue el número transmitido.
Solución
Error en el bit 2. Dato transmitido: 1111 2
2.12 En un computador se ha recibido la secuencia de bits 0110010, que representa
un número codificado en Hamming(7,4). Indique si ocurrió un
error en la transmisión y, si es así, cuál fue el número transmitido.
Solución
Error en el bit 7. Dato transmitido: 1011 2
2.13 En un computador se ha recibido la secuencia de bits 011100001010
codificado usando codificación Hamming. Indique si ocurrió un error
en la transmisión y, si es así, cuál fue el número transmitido.
Solución
Error en el bit 7. Dato transmitido: 10011010 2
2.14 En un cierto sistema digital, los número decimales 000 a 999 se representan
en el código Reflejado Exceso-3. Se incluye también un bit de
paridad impar como el bit menos significativo de cada número decimal.
Analice los grupos de bit siguientes e identifique el número recibido.
Identifique además los errores detectados, si los hubiese.
a) 1010110011010
b) 0110111001000
c) 0111001111110
d) 0010010111011
Solución
a) No tiene errores. Número recibido: 956
b) Error en la paridad
c) Error en el segundo dígito
d) No tiene errores. Número recibido: 036

Capítulo 3
Álgebra Booleana
3.1 Demuestre que la operación XOR, A ⊕ B, también cumple con la propiedad
asociativa.
Solución Desarrollando ambos lados de la igualdad,
A ⊕ (B ⊕ C) = (A ⊕ B) ⊕ C
A ⊕ (BC ′ + B ′ C) = (A ′ B + AB ′ ) ⊕ C
A ′ (BC ′ + B ′ C) + A(BC + B ′ C ′ ) = (A ′ B + AB ′ )C ′ + (AB + A ′ B ′ )C
A ′ BC ′ + A ′ B ′ C + ABC + AB ′ C ′ = A ′ BC ′ + AB ′ C ′ + ABC + A ′ B ′ C
3.2 Demuestre que, para a,b,c ∈ {0,1},
a) ab = ac no implica b = c.
b) Si ab = ac y a + b = a + c, entonces b = c.
Solución
a) Sea a = 0,b = 0,c = 1. Entonces, es claro que ab = ac = 0, a pesar que
b c.
b) Si a = 0, entonces a + b = a + c implica b = c. Si a = 1, ab = ac implica
b = c. Como esos son los únicos valores posibles de a, se demuestra
que si se cumplen ambas condiciones, entonces b = c.
3.3 Demuestre las siguientes equivalencias utilizando los postulados del álgebra
Booleana, indicando en cada paso qué postulado se está aplicando.
a) a ′ b ′ + ab + a ′ b = a ′ + b
b) a ′ + a(a ′ b + b ′ c) ′ = a ′ + b + c ′
c) (a ′ b ′ + c)(a + b)(b ′ + ac) ′ = a ′ bc
d) ab ′ + b ′ c ′ + a ′ c ′ = ab ′ + a ′ c ′ 14

Capítulo 3: Álgebra Booleana 15
e) wxy + w ′ x(yz + yz ′ ) + x ′ (zw + zy ′ ) + z(x ′ w ′ + y ′ x ′ ) = xy + x ′ z
f ) abc ′ + bc ′ d + a ′ bd = abc ′ + a ′ bd
3.4 Dado que xy ′ + x ′ y = z, muestre que xz ′ + x ′ z = y.
Solución
Desarrollando el lado derecho de la igualdad,
xz ′ + x ′ z = x(xy ′ + x ′ y) ′ + x ′ (xy ′ + x ′ y)
xz ′ + x ′ z = y
= x(xy + x ′ y ′ ) + x ′ y
= xy + x ′ y
3.5 Simplifique la expresión a+a ′ b+a ′ b ′ c+a ′ b ′ c ′ d+a ′ b ′ c ′ d ′ e algebraicamente,
indicando la propiedad aplicada en cada paso.
Solución
La expresión simplificada es a + b + c + d + e.
3.6 La operación ≡ está definida para los dos variables a y b como a ≡ b =
ab+a ′ b ′ . Suponiendo que c = (a ≡ b), indique cuál de las siguientes identidades
es válida.
a) a = b ≡ c
b) a ≡ bc = 1
Solución
Cabe hacer notar que la operación a ≡ b = ab +a ′ b ′ es el complemento de
la operación a ⊕ b = a ′ b + ab ′ .
a) La identidad es válida
a = b ≡ c
= bc + b ′ c ′
= b(a ≡ b) + b ′ (a ⊕ b)
= b(ab + a ′ b ′ ) + b ′ (ab ′ + a ′ b)
= ab + ab ′
= a
b) En este caso, se tiene que la identidad no es válida.
a ≡ bc = ···
a ≡ b(ab + a ′ b ′ ) = ···
a ≡ ab = ···
a(ab) + a ′ (a ′ + b ′ ) = ···
ab + a ′ + a ′ b ′ = ···
b + a ′ 1

Capítulo 3: Álgebra Booleana 16
3.7 Verifique que, si ab ′ + [b + b ′ (a + bc)] ′ = [a + a ′ (ac + ab)](a + b ′ ), entonces
a = b ′ .
Solución
ab ′ + [b + b ′ (a + bc)] ′ = [a + a ′ (ac + ab)](a + b ′ )
ab ′ + [b + a + bc] ′ = [a + (ac + ab)](a + b ′ )
ab ′ + [a + b] ′ = a(a + b ′ )
ab ′ + a ′ b ′ = a
b ′ = a
3.8 Es válida la siguiente ley distributiva A⊕BC = (A⊕B)(A⊕C). Demuestre
su respuesta.
Solución
No, no es válida porque el lado izquierdo de la ecuación es equivalente
a A ′ BC + AB ′ + AC ′ , y el lado derecho es equivalente a A ′ BC + A ′ B ′ C ′
3.9 Simplifique la expresión ¯P + P QR + Q ¯R
Solución
La expresión simplificada equivalente es ¯P + Q
3.10 Simplifique la expresión (A ≡ B ′ )(CD ⊕ B ′ ) + ABCD para obtener una
suma de tres términos.
Solución
La expresión simplificada equivalente es AB ′ C ′ + AB ′ D ′ + BCD
3.11 Simplifique las siguientes expresiones, utilizando en cada caso sólo uno
de los teoremas. Indique el teorema utilizado.
a) X ′ Y ′ Z + X ′ Y ′ Z
b) (AB ′ + CD)(B ′ E + CD)
c) ACF + ACF
d) a(c + db) + a
e) (AB + C + D)(A ′ B + D)
Solución
a) X ′ Y ′ Z + X ′ Y ′ Z = 1. Postulado 1.
b) (AB ′ + CD)(B ′ E + CD) = CD + AB ′ E. Teorema 3.
c) ACF + ACF = AF . Teorema 5.
d) a(c + db) + a = a + c + bd. Teorema 4.
e) (AB + C + D)(A ′ B + D) = A ′ B + D. Teorema 1.

Capítulo 3: Álgebra Booleana 17
3.12 Demuestre algebraicamente las siguientes expresiones, indicando para
cada paso la propiedad utilizada.
a) (X ′ + Y ′ )(X ≡ Z) + (X + Y )(X ⊕ Z) = (X ⊕ Y ) + Z ′
b) (W ′ + X + Y ′ )(W + X ′ + Y )(W + Y ′ + Z) = X ′ Y ′ + W X + XY Z + W ′ Y Z
c) ABC + A ′ C ′ D ′ + A ′ BD ′ + ACD = (A ′ + C)(A + D ′ )(B + C + D)
3.13 Utilice los teoremas del álgebra Booleana para demostrar la siguiente
igualdad:
(abd + a ′ b + b ′ d + c ′ )(c + ab + bd) = b(a + c)(a ′ + c ′ ) + d(b + c)
3.14 Usando una tabla de verdad, muestre que F 1 (x,y,z,w) = w ′ z ′ + w ′ xy +
wx ′ z + wxyz es equivalente a F 2 (x,y,z,w) = w ′ z ′ + xyz + wx ′ y ′ z + wyz.
Solución
xyzw w ′ z ′ w ′ xy wx ′ z wxyz xyz wx ′ y ′ z wyz F 1 F 2
0000 1 0 0 0 0 0 0 1 1
0001 0 0 0 0 0 0 0 0 0
0010 0 0 0 0 0 0 0 0 0
0011 0 0 1 0 0 1 0 1 1
0100 1 0 0 0 0 0 0 1 1
0101 0 0 0 0 0 0 0 0 0
0110 0 0 0 0 0 0 0 0 0
0111 0 0 1 0 0 0 1 1 1
1000 1 0 0 0 0 0 0 1 1
1001 0 0 0 0 0 0 0 0 0
1010 0 0 0 0 0 0 0 0 0
1011 0 0 0 0 0 0 0 0 0
1100 1 1 0 0 0 0 0 1 1
1101 0 0 0 0 0 0 0 0 0
1110 0 1 0 0 1 0 0 1 1
1111 0 0 0 1 1 0 1 1 1
3.15 Simplifique cada una de las siguientes expresiones utilizando principalmente
el teorema del consenso o su dual.
a) BC ′ D ′ + ABC ′ + AC ′ D + AB ′ D + A ′ BD ′
b) W ′ Y ′ + W Y Z + XY Z + W X ′ Y
c) (B + C + D)(A + B + C)(A ′ + C + D)(B ′ + C ′ + D ′ )
d) W XY + W XZ + W Y ′ Z + W ′ Z ′
e) A ′ BC ′ + BC ′ D ′ + A ′ CD + B ′ CD + A ′ BD
f ) (A + B + C)(B + C ′ + D)(A + B + D)(A ′ + B ′ + D ′ )

Capítulo 3: Álgebra Booleana 18
Solución
a) BC ′ D ′ + ABC ′ + AC ′ D + AB ′ D + A ′ BD ′ = A ′ BD ′ + ABC ′ + AB ′ D
b) W ′ Y ′ + W Y Z + XY Z + W X ′ Y = W ′ Y ′ + XY Z + W X ′ Y
c) (B + C + D)(A + B + C)(A ′ + C + D)(B ′ + C ′ + D ′ ) = (A + B + C)(A ′ + C +
D)(B ′ + C ′ + D ′ )
d) W XY + W XZ + W Y ′ Z + W ′ Z ′ = W XY + W Y ′ Z + W ′ Z ′
e) A ′ BC ′ + BC ′ D ′ + A ′ CD + B ′ CD + A ′ BD = BC ′ D ′ + B ′ CD + A ′ BD
f ) (A + B + C)(B + C ′ + D)(A + B + D)(A ′ + B ′ + D ′ ) = (B + C ′ + D)(A + B +
D)(A ′ + B ′ + D ′ )
3.16 Simplifique algebraicamente la expresión F(A,B,C,D) = BC ′ D ′ +BC ′ D +
A ′ C ′ D ′ + BCD ′ + A ′ B ′ CD ′ .
Solución
La expresión simplificada es F(A,B,C,D) = BC ′ + BD ′ + A ′ D ′
3.17 Aplicando las leyes de De Morgan, obtenga una expresión simplificada
para las siguientes funciones:
a) G = (xy + xz) ( ¯x + ȳz)
b) F = (x + y)(xȳ + z)
Solución
a) G = ¯x + ȳ + z
b) F = ȳ + z
3.18 Demuestre algebraicamente las siguientes igualdades.
a) x ⊕ y ⊕ z ′ = x ⊕ y ⊕ z
b) x ′ y ′ z ′ + x ′ yt + xyz + xy ′ t ′ = y ′ z ′ t ′ + x ′ z ′ t + yzt + xzt ′
Solución
a) Desarrollando ambos lados de la igualdad, se tiene
x ⊕ y ⊕ z ′ = x ⊕ y ⊕ z
(x ′ y + xy ′ ) ⊕ z ′ = (xy + x ′ y) ⊕ z
x ′ yz + xy ′ z + xyz ′ + x ′ y ′ z ′ = xyz ′ + x ′ y ′ z ′ + xy ′ z + x ′ yz

Capítulo 3: Álgebra Booleana 19
b) Desarrollando el lado izquierdo de la igualdad, se tiene que éste
puede convertirse en la expresión del lado derecho de la igualdad.
x ′ y ′ z ′ + x ′ yt + xyz + xy ′ t ′ = ···
x ′ y ′ z ′ (t + t ′ ) + x ′ y(z + z ′ )t + xyz(t + t ′ ) + xy ′ (z + z ′ )t ′ = ···
x ′ y ′ z ′ t + x ′ y ′ z ′ t ′ + x ′ yzt + x ′ yz ′ t + xyzt + xyzt ′
+xy ′ zt ′ + xy ′ z ′ t ′ = ···
(x + x ′ )y ′ z ′ t ′ + x ′ (y + y ′ )z ′ t + (x + x ′ )yzt + x(y + y ′ )zt ′ = ···
y ′ z ′ t ′ + x ′ zt + yzt + xzt ′ = ···

Capítulo 4
Funciones Booleanas
4.1 Escriba una ecuación que represente el siguiente enunciado:
El indicador de rebalse R se enciende sí y sólo si la descarga
D es negativa, el controlador está encendido y el indicador de
nivel está activado, o si la descarga es positiva, el controlador
está apagado y el indicador de nivel está desactivado.
Solución
R = ¯DCN + ¯C ¯ND
4.2 Represente cada una de las siguientes proposiciones como una expresión
booleana
a) La caja fuerte de la empresa sólo debe abrirse cuando el jefe está
en la oficina o cuando el contador está en la oficina, y sólo dentro
del horario comercial y sólo cuando el guardia de seguridad está
presente.
b) Debo ponerme botas si está lloviendo e iré a almorzar al casino o si
mi mamá me lo dice.
c) Debe reírse de los chistes del profesor si éstos son divertidos, de
buen gusto y no son ofensivos para otros, o si el profesor cuenta el
chiste en clases (independientemente de si es divertido y de buen
gusto) y no es ofensivo para los demás.
d) La puerta del ascensor debe estar abierta si el ascensor está parado,
se encuentra al nivel del piso y el temporizador del ascensor aún no
ha terminado, o si el ascensor está detenido, se encuentra al nivel
del piso y alguien presionó el botón de Abrir.
4.3 Desarrolle y simplifique para obtener una suma de productos.
a) (A + B)(C + B)( ¯D + B)(AC ¯D + E)
20

Capítulo 4: Funciones Booleanas 21
b) (A ′ + B + C ′ )(A ′ + C ′ + D)(B ′ + D ′ )
Solución
a) AC ¯D + BE
b) A ′ B ′ + A ′ D ′ + B ′ C ′ + C ′ D ′
4.4 Descomponga cada una de las siguientes expresiones en factores para
obtener un producto de sumas.
a) AB + C ′ D ′
b) W X + W Y ′ X + ZY X
c) A ′ BC + EF + DEF ′
d) XY Z + W ′ Z + XQ ′ Z
e) ACD ′ + C ′ D ′ + A ′ C
f ) A + BC + DE
Solución
a) (A + C ′ )(B + C ′ )(A + D ′ )(B + D ′ )
b) (W + Z)(W + Y )X
c) (A ′ + E)(B + E)(C + E)(A ′ + D + F)(B + D + F)(C + D + F)
d) Z(W + X)(Q ′ + W + Y )
e) (C + D ′ )(A ′ + D ′ )
f ) (A + B + D)(A + C + D)(A + B + E)(A + C + E)
4.5 Reduzca la siguiente función a una suma mínima de productos, donde
⊕ es la operación XOR, y ≡ es la operación NEXOR.
F = W XY ′ + (W ′ Y ′ ≡ X) + (Y ⊕ W Z)
Solución
F = W ¯X + W Ȳ + ¯W Y + ¯W X + ¯XY + Y ¯Z
4.6 Para cada una de las siguientes expresiones, obtenga un producto de
sumas.
a) H ′ I ′ + JK
b) ABC + A ′ B ′ C + CD ′
c) AB ′ + ACD + ADE ′
d) AB ′ C + B ′ CD ′ + EF ′
e) W X ′ Y + W ′ X ′ + W ′ Y ′
f ) AB ′ + (CD ′ + E)

Capítulo 4: Funciones Booleanas 22
Solución
Los productos de sumas pedidos son:
a) (H ′ + J)(H ′ + K)(I ′ + J)(I ′ + K)
b) C(A + B ′ + D)(A ′ + B + D)
c) A(B ′ + D)(B ′ + C + E ′ )
d) (B ′ + E)(C + E)(A + D ′ + E)(B ′ + F ′ )(C + F ′ )(A + D ′ + F ′ )
e) Y ′ (X + W ′ )
f ) (A + C + E)(A + D ′ + E)(B ′ + C + E)(B ′ + D ′ + E)
4.7 Reduzca las siguientes funciones a su forma mínima de suma de productos:
a) F(A,B,C,D) = ABC[AC + BC(AC)] + (A + C ′ )(AC + B ′ C ′ )
b) F(A,B,C,D) = A ′ B ′ C + (A + B ′ + C ′ ) + A ′ B ′ C ′ D
Solución
Las sumas de productos equivalentes son
a) F(A,B,C,D) = B ′ C + A ′ C + BC ′
b) F(A,B,C,D) = A ′ C + AB ′ D
4.8 Use álgebra booleana para convertir la ecuación F(x,y,z,t) = x ⊕ y ⊕ z ⊕ t
a la forma canónica de suma de productos.
Solución
F(x,y,z,t) = ∑ m(1,2,4,7,8,11,13,14)
4.9 Dada la función F(A,B,C,D) = ∑ m(0,1,2,6,7,14,15).
a) Halle la expresión en términos producto de F.
b) Halle la expresión en términos suma de F.
Solución
a) A ′ B ′ C ′ D ′ +A ′ B ′ C ′ D +A ′ B ′ CD ′ +A ′ BCD ′ +A ′ BCD +ABCD ′ +ABCD
b) (A+B+C ′ +D ′ )(A+B ′ +C +D)(A+B ′ +C +D ′ )(A ′ +B+C +D)(A ′ +B+
C +D ′ )(A ′ +B+C ′ +D)(A ′ +B+C ′ +D ′ )(A ′ +B ′ +C +D)(A ′ +B ′ +C +D ′ )
4.10 Un circuito combinacional tiene cuatro entradas A,B,C,D y cuatro salidas,
W ,X,Y ,Z. La salida representa un número en código Exceso-3 cuyo
valor es igual al número de unos presentes en la entrada. Por ejemplo, si
ABCD = 1101, entonces la salida debe ser W XY Z = 0110.
a) Halle las expansiones en términos producto para X, Y y Z. Encuentre
luego expresiones reducidas en forma de suma de productos
para X, Y y Z.

Capítulo 4: Funciones Booleanas 23
b) Halle las expansiones en términos suma para X, Y y Z. Encuentre
luego expresiones reducidas en forma de producto de sumas para
X, Y y Z.
Solución
a)
∑
X = m(1,2,3,4,5,6,7,8,9,10,11,12,13,14,15)
∑
Y = m(0,7,11,13,14,15)
∑
Z = m(0,3,5,6,9,10,12,15)
X = A + B + C + D
Y = A ′ B ′ C ′ D ′ + ABD + ABC + ACD + BCD
Z = A ′ B ′ C ′ D ′ + A ′ B ′ CD + A ′ BC ′ D + A ′ BCD ′ + ABC ′ D ′
+ ABCD + AB ′ C ′ D + AB ′ CD ′
b)
X = ΠM(0)
Y = ΠM(1,2,3,4,5,6,8,9,10,12)
Z = ΠM(1,2,4,7,8,11,13,14)
X = (A + B + C + D)
Y = (A ′ + C + D)(B + C + D ′ )(B + C ′ + D)(A + B + D)(A + B ′ + C)
(A + B + D ′ )
Z = (A + B + C + D ′ )(A + B + C ′ + D)(A + B ′ + C + D)
(A ′ + B ′ + C ′ + D)(A ′ + B ′ + C + D ′ )(A ′ + B + C ′ + D ′ )
(A + B ′ + C ′ + D ′ )(A ′ + B + C + D)
4.11 Sea la función f (w,x,y,z) = ∑ m(0,8,13,14,15). Un compañero suyo insiste
que esta función puede escribirse como una combinación de una
función g() de 2 variables y una función h() de 3 variables, de la forma
h(g(y,z),w,x). Indique si esto es así, y en caso positivo, escriba las
ecuaciones para g() y h().
Solución
Hay dos posibles soluciones:
a) g(y,z) = ȳ ¯z y h(g,w,x) = ¯xg + wxḡ
b) g(y,z) = y + z y h(g,w,x) = ¯xḡ + wxg

Capítulo 4: Funciones Booleanas 24
4.12 Sea la expresión de 4 variables x 1 ⊕ x 3 + x 1 x 3 x 4 + x¯
1 x¯
3 x 4 + x 1 x¯
2 x 3 x 4 . Sean
además los siguientes costos:
realizar la suma exclusiva de 2 expresiones Booleanas cuesta 90
pesos
realizar el producto de 2 expresiones Booleanas cuesta 30 pesos
realizar la suma de 2 expresiones Booleanas cuesta 10 pesos
obtener el complemento de una expresión Booleana cuesta 5 pesos
Determine algebraicamente una expresión equivalente que minimice el
costo de su realización.
Solución
Una realización mínima en forma de suma de productos es: x¯
1 x 3 +x 1 x¯
3 +
x 4 . Implementar esta expresión tiene un costo de 90 pesos. Alternativamente,
implementar el producto de sumas equivalente (x 1 +x 3 +x 4 )( x¯
1 +
x¯
3 + x 4 ) tiene un costo de 80 pesos. Mejor aún, la expresión equivalente
(x 1 + x 3 )( x¯
1 + x¯
3 ) + x 4 tiene un costo de 70 pesos. Asimismo, la expresión
((x 1 + x 3 ) ′ + ( x¯
1 + x¯
3 ) ′ ) ′ + x 4 ) tiene un costo de sólo 65 pesos, al eliminar
completamente las operaciones producto. Finalmente, la expresión
(x 1 + x¯
3 ) ′ + ( x¯
1 + x 3 ) ′ + x 4 ) tiene un costo de sólo 60 pesos.
4.13 Un circuito combinacional tiene cuatro entradas A,B,C,D y cuatro salidas,
W ,X,Y ,Z. La salida representa un número en código Reflejado
Exceso-3 cuyo valor es igual al número de bits iguales a 0 presentes en
la entrada. Por ejemplo, si ABCD = 1001, entonces la salida debe ser
W XY Z = 0111.
a) Muestre las 4 entradas y las 4 salidas en una tabla de verdad.
b) Escriba expresiones canónicas abreviadas como sumas de minitérminos
para las salidas X, Y y Z.
c) Halle expresiones mínimas como producto de sumas para X, Y y
Z.

Capítulo 4: Funciones Booleanas 25
Solución
a)
b)
c)
ABCD bits en 0 W XY Z
0000 4 0100
0001 3 0101
0010 3 0101
0011 2 0111
0100 3 0101
0101 2 0111
0110 2 0111
0111 1 0110
1000 3 0101
1001 2 0111
1010 2 0111
1011 1 0110
1100 2 0111
1101 1 0110
1110 1 0110
1111 0 0010
W (A,B,C,D) = 0
∑
X(A,B,C,D) = m(0,1,2,3,4,5,6,7,8,9,10,11,12,13,14)
∑
Y (A,B,C,D) = m(3,5,6,7,9,10,11,12,13,14,15)
∑
Z(A,B,C,D) = m(1,2,3,4,5,6,8,9,10,12)
W (A,B,C,D) = 0
X(A,B,C,D) = (A ′ + B ′ + C ′ + D ′ )
Y (A,B,C,D) = (B + C + D)(A + C + D)(A + B + C)(A + B + D)
Z(A,B,C,D) = (A + B + C + D)(A ′ + B ′ + D ′ )(A ′ + B ′ + C ′ )
(A ′ + C ′ + D ′ )(B ′ + C ′ + D ′ )

Capítulo 5
Minimización de funciones
mediante mapas de Karnaugh
5.1 Escriba la suma mínima de productos para cada una de las siguientes
funciones utilizando un mapa de Karnaugh.
a) f 1 (a,b,c) = m 0 + m 2 + m 5 + m 6
b) f 2 (d,e,f ) = ∑ m(0,1,2,4)
c) f 3 (r,s,t) = r ¯t + ¯r ¯s + ¯rs
d) f 4 (x,y,z) = M 0 M 5
Solución
a) f 1 (a,b,c) = āc + b ¯c + a¯bc
b) f 2 (d,e,f ) = d ′ e ′ + e ′ f ′ + d ′ f ′
c) f 3 (r,s,t) = ¯r + ¯t
d) f 4 (x,y,z) = y + xz ′ + x ′ z
5.2 Represente la función F(A,B,C,D) = A ′ B ′ +CD ′ +ABC+A ′ B ′ CD ′ +ABCD ′
en un mapa de Karnaugh. Halle la suma mínima de productos para F y
F.
Solución
a) F(A,B,C,D) = A ′ B ′ + CD ′ + ABC
b) F(A,B,C,D) = A ′ BD + AB ′ D + BD + AD
5.3 Dada la función F(A,B,C,D) = A ¯B ¯D + Ā( ¯B ¯C) + CD,
a) Exprésela como una sumatoria de minitérminos.
b) Encuentre una expresión mínima como producto de sumas utilizando
un mapa de Karnaugh.
26

Capítulo 5: Minimización de funciones mediante mapas de
Karnaugh 27
Solución
a) F(A,B,C,D) = ∑ M(3,4,5,6,7,8,10,11,14,15)
b) F(A,B,C,D) = (A + B + D)(B + C + ¯D)(Ā + ¯B + C)
5.4 Para las siguientes funciones Booleanas P (A,B,C,D) = ∑ m(0,2,4,7,8,10)
y Q(A,B,C,D) = ABD + B ′ C ′ D, use mapas de Karnaugh para encontrar
la función R = P ⊕ Q en forma de producto de sumas.
Solución
R(A,B,C,D) = (B + ¯C + ¯D)(Ā + ¯B + D)(A + ¯B + C + ¯D)
5.5 Un circuito combinacional recibe como argumento un número en código
binario BCD2421, y genera una salida z que toma valor 1 si las entradas
x 3 x 2 x 1 x 0 contienen un número válido.
a) Represente la salida z en un mapa de Karnaugh.
b) Identifique los implicantes primarios esenciales y no esenciales.
c) Escriba una ecuación mínima SoP para la salida z.
Solución
a) El mapa de Karnaugh de la salida z es
x 3 x 2
x 1 x 0 00 01 11 10
00 1 1 1 0
01 1 0 1 0
11 1 0 1 1
10 1 0 1 0
b) Implicantes primarios esenciales: x 3 x 2 y x ′ 3 x′ 2 .
Implicantes primarios no esenciales: x ′ 3 x′ 1 x′ 0 , x 2x ′ 1 x′ 0 , x′ 2 x 1x 0 , x 3 x 1 x 0
c) Una ecuación mínima para la salida es z = x 3 x 2 + x ′ 3 x′ 2 + x′ 3 x′ 1 x′ 0 +
x 3 x 1 x 0
5.6
∑
Use mapas de Karnaugh para simplificar la siguiente función, donde
d() indica los minitérminos superfluos.
∑
F(A,B,C,D,E) = m(0,7,11,13,14,15,16,23,28,29,30,31)
∑
+ d(1,2,8,9,17,19,25)

Capítulo 5: Minimización de funciones mediante mapas de
Karnaugh 28
Solución
F(A,B,C,D,E) = ABC + CDE + B ′ C ′ D ′ + A ′ BE + BCD
5.7 Encuentre una suma mínima de productos para la siguiente función.
Solución
f (a,b,c,d) = ΠM(5,7,13,14,15) × ΠD(1,2,3,9)
f (a,b,c,d) = (b ′ + d ′ )(a ′ + b ′ + c ′ )
5.8 La siguiente figura presenta un mapa de Karnaugh de 5 variables. Encuentre
una expresión mínima de suma de productos para esta función.
cde
ab 000 001 011 010 110 111 101 100
00 1 0 0 1 1 0 0 1
01 1 0 0 X 1 1 0 1
11 0 X 1 0 0 1 X X
10 X 0 0 0 0 0 0 1
Solución
f (a,b,c,d,e) = a ′ e ′ + abe + cd ′ e ′ + abcd
5.9 El código reflejado exceso 3 es un código adyacente simétrico. Se desea diseñar
un circuito digital que reciba como entrada un dígito X = x 3 x 2 x 1 x 0
en código reflejado exceso 3, y que entregue como salida otro dígito
Y = y 3 y 2 y 1 y 0 , tal que Y sea el equivalente en código BCD8421 de X.
Escriba los mapas de Karnaugh para las 4 variables y 3 y 2 y 1 y 0 , y muestre
las ecuaciones mínimas como productos de sumas para cada una.
Solución
Los mapas de Karnaugh pedidos se muestran a continuación.

Capítulo 5: Minimización de funciones mediante mapas de
Karnaugh 29
x 3 x 2 x 3 x 2
x 1 x 0 00 01 11 10 x 1 x 0 00 01 11 10
00 X 0 0 X 00 X 1 1 X
01 X 0 0 X 01 X 0 1 X
11 X 0 0 X 11 X 0 1 X
10 0 0 1 1 10 0 0 0 0
y 3 y 2
x 3 x 2 x 3 x 2
x 1 x 0 00 01 11 10 x 1 x 0 00 01 11 10
00 X 0 0 X 00 X 0 1 X
01 X 1 1 X 01 X 1 0 X
11 X 1 1 X 11 X 0 1 X
10 0 0 0 0 10 0 1 0 1
y 1 y 0
Entonces, las ecuaciones para las variables de salida son:
y 3 = x 3 x 1 x ′ 0
y 2 = (x ′ 1 + x 0)(x 3 + x 0 )
y 1 = x 0
y 0 = (x 3 + x 1 + x 0 )(x ′ 3 + x 1 + x ′ 0 )(x 3 + x ′ 1 + x′ 0 )(x′ 3 + x′ 2 + x′ 1 + x 0)(x 3 + x 2 )
5.10 Un codificador de posición de un eje proporciona una señal de 4 bits
que indica la posición del eje en incrementos de 30 grados, utilizando el
código de la tabla adjunta. Diseñe un circuito lógico que indique en qué
cuadrante se encuentra el eje, usando dos bits llamados N/ ¯S y O/Ē para
indicar Norte/Sur y Oeste/Este, respectivamente.

Capítulo 5: Minimización de funciones mediante mapas de
Karnaugh 30
Cuadrante Posición x 3 x 2 x 1 x 0
Noreste 0 − 30 0 0011
Noreste 30 − 60 0 0010
Noreste 60 − 90 0 0110
Noroeste 90 − 120 0 0111
Noroeste 120 − 150 0 0101
Noroeste 150 − 180 0 0100
Suroeste 180 − 210 0 1100
Suroeste 210 − 240 0 1101
Suroeste 240 − 270 0 1111
Sureste 270 − 300 0 1110
Sureste 300 − 330 0 1010
Sureste 330 − 360 0 1011
Solución
N/ ¯S = x ′ 3
O/Ē = x ′ 1 + x 2x 0
5.11 Utilice el método de minimización de Karnaugh para obtener una expresión
simplificada para la función
∑
∑
f (A,B,C,D) = m(0,1,2,3,4,6,12) + d(5,10,11,13)
en la forma de:
a) suma de productos
b) producto de sumas
Solución
a) suma de productos: F(A,B,C,D) = Ā ¯B + Ā ¯D + B ¯C
b) producto de sumas: F(A,B,C,D) = (Ā + B)(Ā + ¯C)( ¯B + ¯D)

Capítulo 5: Minimización de funciones mediante mapas de
Karnaugh 31
5.12 Un circuito posee dos entradas, X e Y , donde cada una de ellas corresponde
a un número binario de 2 bits, de la forma X = x 1 x 0 , e Y = y 1 y 0 .
La salida Z del circuito es 1 si el valor absoluto de la diferencia entre X
e Y es menor o igual a 1. Es decir, Z = 1 si y sólo si |X − Y | ≤ 1.
a) Represente la salida Z en un mapa de Karnaugh.
b) Identifique los implicantes primarios esenciales y no esenciales.
c) Escriba una ecuación mínima de suma de productos para la salida
Z que utilice el mínimo número de variables complementadas.
Solución
a) El mapa de Karnaugh de la salida Z es
x 1 x 0
y 1 y 0 00 01 11 10
00 1 1 0 0
01 1 1 0 1
11 0 0 1 1
10 0 1 1 1
b) Los implicantes primarios esenciales son: x ′ 1 y′ 1 y x 1y 1 , y los implicantes
primarios no esenciales son: x 1 x ′ 0 y 0, x ′ 1 x 0y ′ 0 , x′ 0 y′ 1 y 0, x 0 y 1 y ′ 0
c) La ecuación mínima de suma de productos pedida es z = x ′ 1 y′ 1 +
x 1 y 1 + x 1 x ′ 0 y 0 + x 0 y 1 y ′ 0
5.13 La siguiente figura presenta un mapa de Karnaugh de 5 variables. Encuentre
una expresión mínima de producto de sumas para la función F
representada en este mapa.
cde
ab 000 001 011 010 110 111 101 100
00 1 1 1 0 0 0 X 1
01 0 0 1 0 0 1 1 0
11 0 1 1 1 1 1 0 1
10 X 0 0 X 0 0 0 1

Capítulo 5: Minimización de funciones mediante mapas de
Karnaugh 32
Solución
Una posible solución es
F = (a+b ′ +e)(a ′ +c ′ +d+e ′ )(a+b ′ +c+d)(b+d ′ +e)(a ′ +b+e ′ )(b+c ′ +e ′ )(b ′ +c+d+e)
5.14 Dada la función Booleana F(A,B,C,D) = ∑ m(0,1,3,5,6,8,14)+ ∑ d(2,4,13),
a) Represente esta función en un mapa de Karnaugh
b) Obtenga una expresión mínima como suma de productos
c) Indique qué valores asignó a los minitérminos redundantes
Solución
a) Su representación en un mapa de Karnaugh es:
AB
CD 00 01 11 10
00 1 X 0 1
01 1 1 X 0
11 1 0 0 0
10 X 1 1 0
b) Su expresión mínima como suma de productos es F(A,B,C,D) =
A ′ B ′ + A ′ C ′ + BCD ′ + B ′ C ′ D ′ .
c) Las agrupaciones realizadas asignaron un valor 1 a los minitérminos
2 y 4, y un valor 0 al minitérmino 13.

Capítulo 6
Minimización de funciones
mediante los métodos de
Quine-McCluskey y Petrick
6.1 Halle una expresión en forma de suma de productos mínima para la
función F(a,b,c,d,e) = ∑ m(0,2,6,7,8,10,11,12,13,14,16,18,19,29,30)+
∑ d(4,9,21) utilizando el método de Quine-McCluskey.
Solución
Una expresión mínima en forma de suma de productos es F(a,b,c,d,e) =
a ′ e ′ + a ′ bc ′ + b ′ c ′ e ′ + bcd ′ e + bcde ′ + ab ′ c ′ d + a ′ b ′ cd.
6.2 Halle todos los implicantes primos de la función F(x,y,z,t) dada por
∑ m(7,12,14,15)+
∑ d(1,3,5,8,10,11,13) utilizando el método de Quine-
McCluskey, y además encuentre todas las soluciones mínimas utilizando
el método de Petrick.
Solución
Los implicantes primos son x ′ t, xt ′ , zt, yt, xz e xy. En este caso, no hay
implicantes primos esenciales. El método de Petrick entrega 6 soluciones,
de las cuales y(x + t) es mínima en términos de las compuertas básicas
a utilizar.
6.3 Utilice el método de Quine-McCluskey para determinar los implicantes
primos e implicantes primos esenciales para la función f (A,B,C,D) =
∑ m(9,12,13,15) +
∑ d(1,4,5,7,8,11,14). Luego, utilice el método de Petrick
para encontrar todas las soluciones mínimas.
Solución
Los implicantes primos son C ′ D, BC ′ , AC ′ , BD, AD, AB. En este caso,
no hay implicantes primos esenciales. El método de Petrick entrega 7
soluciones, de las cuales A(C ′ + D), A(B + C ′ ) y A(B + D) son mínimas en
términos de las compuertas básicas a utilizar.
33

Capítulo 6: Minimización de funciones mediante los métodos de
Quine-McCluskey y Petrick 34
6.4 Minimice la función F(a,b,c,d) = ∑ m(0,2,6,8,9,10,12)+ ∑ d(5,7,14) utilizando
el método de Quine-McCluskey, identificando los implicantes
primarios e implicantes primarios esenciales.
Solución
Los implicantes primos son b ′ d ′ , cd ′ , ad ′ , a ′ bc, ab ′ c ′ y a ′ bd. Los implicantes
primos esenciales son ab ′ c ′ , b ′ d ′ y ad ′ . La forma mínima es, entonces,
F(a,b,c,d) = ab ′ c ′ + b ′ d ′ + ad ′ + cd ′ .
6.5 Minimice la función f (A,B,C,D) = ΠM(0,1,4,5,6,8,10,13,15) · d(2,7,9)
como suma de productos usando el método de Quine-McCluskey. Luego,
utilice el método de Petrick para escoger una solución mínima.
Solución
Los implicantes primos son ABD ′ , AB ′ D, B ′ CD, A ′ CD y A ′ B ′ C. El implicante
primo ABD ′ es esencial. El método de Petrick encuentra 3 posibles
soluciones, de las cuales la solución mínima es f (A,B,C,D) = ABD ′ +
B ′ CD.
6.6 Dada la función F(X,Y ,Z,T ) = ∑ m(1,7,10,11,13) + ∑ d(5,8,15), utilice
el método de minimización de Quine-McCluskey para identificar los
implicantes primos esenciales y no-esenciales, y el método de Petrick
para encontrar todas las soluciones mínimas en la forma de suma de
productos.
Solución
Los implicantes primos esenciales son Y T y X ′ Z ′ T . Los implicantes primarios
no esenciales son XY ′ T ′ , XY ′ Z y XZT . Mediante el método de
Petrick, se puede determinar que la solución mínima es Y T + X ′ Z ′ T +
XY ′ Z.
6.7 Sea la función F(x,y,z,t) = ∑ m(0,5,7,8,9,14,15) + ∑ d(1,6,11). Identifique
los implicantes primos esenciales y no esenciales usando el método
de Quine-McCluskey y encuentre todas las expresiónes de suma de productos
mínimas utilizando este método.
Solución
Los implicantes primos esenciales son yz y y ′ z ′ . Los implicantes primarios
no esenciales son x ′ z ′ t, x ′ yt, xy ′ t y xzt. Existen dos formas mínimas
de suma de productos: yz + y ′ z ′ + x ′ z ′ t y yz + y ′ z ′ + x ′ yt. Ambas formas
son la suma de 3 productos, y usan 7 literales.

Capítulo 7
Diseño de circuitos
combinacionales
Circuitos con compuertas lógicas estándar
7.1 Toda función puede implementarse ya sea en su forma directa o en su
forma inversa, con una compuerta NOT añadida a la señal de salida. Suponga
que el costo de un circuito es proporcional sólo al número y tipo
de las compuertas AND y OR que lo implementan, es decir, que las compuertas
NOT son de costo cero. En ese caso, determine algebraicamente
cuál forma de la función (directa o inversa) se simplifica al circuito de
menor costo para la función f (x,y,z) = x ′ y ′ z ′ + x ′ y ′ z + xy ′ z + xy ′ z ′ + xyz,
indicando el costo.
Solución
Toda función puede implementarse en forma de suma de productos ó
producto de sumas. El costo de estas dos formas puede ser equivalente,
o bien, una de las formas dará un circuito de costo mínimo. Además,
ambas formas puede implementarse directa ó inversamente. Para toda
función, dada una forma de costo mínimo, siempre es posible construir
una forma inversa que también tenga costo mínimo cambiando todas
las compuertas AND por OR, y OR por AND, y negando la salida. En
general, esto se cumple sólo si las compuertas NOT son de costo cero.
Para la función f (x,y,z) = x ′ y ′ z ′ +x ′ y ′ z +xy ′ z +xy ′ z ′ +xyz dada, una funcion
directa de costo mínimo es f (x,y,z) = y ′ +xz, cuyo costo es un OR de
dos entradas y un AND de dos entradas. La función inversa equivalente
es f (x,y,z) = y(x ′ + z ′ ), cuyo costo también es un OR de dos entradas y
un AND de dos entradas.
35

Capítulo 7: Diseño de circuitos combinacionales 36
7.2 Diseñe un circuito comparador de 2 bits utilizando sólo compuertas
NAND. Las entradas al circuito son X = x 1 x 0 y Y = y 1 y 0 , y las salidas
son Z = z 1 z 0 , donde
⎧
⎪⎨
Z =
⎪⎩
Solución
0 if X = Y
1 if X > Y
2 if X < Y
La figura 7.1 muestra una posible solución construida usando sólo compuertas
NAND.
Figura 7.1: Comparador de 2 bits construido con compuertas NAND
7.3 Diseñe una compuerta XOR de dos entradas F(x,y) = x ⊕ y en base a
4 compuertas NAND de dos entradas. Suponga que no dispone de las
entradas ¯x ni ȳ.
Solución
La figura 7.2 muestra una posible solución.
Figura 7.2: Compuerta XOR construida con compuertas NAND de 2 entradas

Capítulo 7: Diseño de circuitos combinacionales 37
7.4 Considere la siguiente función lógica
∑
F(A,B,C,D) = m(0,4,5,10,11,13,14,15)
a) Halle dos circuitos mínimos diferentes que implementen F. Identifique
en cada circuito dos potenciales peligros.
b) Diseñe un circuito AND-OR para que F no presente ningún peligro
potencial.
Solución
El mapa de Karnaugh de la función pedida es
AB
CD 00 01 11 10
00 1 1 0 0
01 0 1 1 0
11 0 0 1 1
10 0 0 1 1
a) Los dos circuitos mínimos se obtienen implementando las siguientes
funciones. La primera puede ser implementada usando una compuerta
OR de 3 entradas, 2 compuertas AND de 3 entradas, y una
compuerta AND de 2 entradas. La segunda puede ser implementada
usando una compuerta AND de 3 entradas, 2 compuertas OR
de 3 entradas, y una compuerta OR de 2 entradas. Entonces, si suponemos
que el costo de una compuerta es proporcional al número
de entradas, ambas funciones tienen un costo similar.
F(A,B,C,D) = AC + BC ′ D + A ′ C ′ D ′
F(A,B,C,D) = (A + C ′ )(A ′ + C + D)(B + C + D ′ )
b) La función F original puede ser implementada por el circuito AND-
OR AC +BC ′ D +A ′ C ′ D ′ +A ′ BC ′ +ABD, el cual contiene 2 términos
redundantes y así no presenta peligros potenciales.
7.5 Implemente la función Z = AE+BDE+BCEF utilizando sólo compuertas
lógicas NOR de dos entradas, minimizando el número de compuertas a
utilizar. Suponga que dispone de las entradas en sus versiones con y sin
complemento.

Capítulo 7: Diseño de circuitos combinacionales 38
Solución
La función anterior puede reescribirse como la red OR-AND Z = E(A +
B(D + CF)), la que a su vez puede implementarse utilizando sólo 5 compuertas
NOR de dos entradas, como se muestra en la figura 7.3.
Figura 7.3: Implementación usando compuertas NOR
7.6 Dada la siguiente función lógica
∑
F(A,B,C,D) = m(2,4,5,7,10,11,13,14,15)
a) Diseñe un circuito usando sólo compuertas NAND de 2 entradas.
b) Diseñe un circuito utilizando sólo compuertas NOR de 2 entradas.
Si tuviese que escoger, qué diseño implementaría
Solución
El mapa de Karnaugh de la función es
AB
CD 00 01 11 10
00 0 1 0 0
01 0 1 1 0
11 0 1 1 1
10 1 0 1 1
a) La función dada puede escribirse como la red AND-OR F(A,B,C,D) =
B(D+A ′ C ′ )+C(A+B ′ D ′ ), que puede implementarse usando 7 NAND
de 2 entradas, como se muestra en la figura 7.4.
b) La función dada puede escribirse como la red OR-AND F(A,B,C,D) =
(A+(B+D ′ )(BC+D))(C+B(A ′ +D), que a su vez puede implementarse
utilizando 10 compuertas NOR de 2 entradas, como se muestra
en la figura 7.5.

Capítulo 7: Diseño de circuitos combinacionales 39
Figura 7.4: Ejercicio 7.6a: implementación con NANDs
Figura 7.5: Ejercicio 7.6b: implementación con NORs
Circuitos con múltiples salidas
7.7 Halle un circuito mínimo de compuertas lógicas NOR-NOR con dos niveles
para implementar las siguientes funciones. Considere si realizar
un circuito con múltiples salidas es más conveniente que la realización
de 3 circuitos independientes.
∑
∑
f 1 (a,b,c,d) = m(10,11,12,15) + d(4,8,14)
∑
∑
Solución
f 2 (a,b,c,d) =
f 3 (a,b,c,d) =
m(0,4,8,9) +
∑
m(4,11,13,14,15) +
d(1,10,12)
∑
d(5,9,12)
Los mapas de Karnaugh de las funciones f 1 , f 2 y f 3 se muestran a continuación.

Capítulo 7: Diseño de circuitos combinacionales 40
ab ab ab
cd 00 01 11 10 cd 00 01 11 10 cd 00 01 11 10
00 0 X 1 X 00 1 1 X 1 00 0 1 X 0
01 0 0 0 0 01 X 0 0 1 01 0 X 1 X
11 0 0 1 1 11 0 0 0 0 11 0 0 1 1
10 0 0 X 1 10 0 0 0 X 10 0 0 1 0
f 1 f 2 f 3
Estas funciones pueden realizarse en forma independiente como las redes
OR-AND
f 1 (a,b,c,d) = a(c + d ′ )
f 2 (a,b,c,d) = c ′ (b ′ + d ′ )
f 3 (a,b,c,d) = (b + d)(a + c ′ )(a + b)
La implementación de estas funciones como una red NOR-NOR se muestra
en la figura 7.6 y requiere de 7 compuertas NOR de 2 entradas y 1
compuerta NOR de 3 entradas, y 12 literales. En este caso, no es posible
diseñar un circuito con múltiples salidas que reduzca el número
y/o complejidad de las compuertas NOR mediante la reutilización de
términos compartidos.
Figura 7.6: Ver ejercicio 7.7
7.8 Diseñe un circuito de compuertas lógicas NOR mínimo de dos niveles
para implementar las funciones f 1 (a,b,c,d) = ∑ m(1,2,4,5,6,8,10,12,14)
y f 2 (a,b,c,d) = ∑ m(2,4,6,8,10,11,12,14,15). Utilice tantas compuertas
comunes como sea posible. Compare el número de compuertas y de literales
con un diseño que considere las funciones de forma independiente.

Capítulo 7: Diseño de circuitos combinacionales 41
Solución
Los mapas de Karnaugh de las funciones f 1 y f 2 se muestran a continuación.
ab
ab
cd 00 01 11 10 cd 00 01 11 10
00 0 1 1 1 00 0 1 1 1
01 1 1 0 0 01 0 0 0 0
11 0 0 0 0 11 0 0 1 1
10 1 1 1 1 10 1 1 1 1
f 1 f 2
Las expresiones mínimas como producto de sumas para estas funciones
son:
f 1 = (c ′ + d ′ )(a ′ + d ′ )(a + b + c + d)
f 2 = (a + d ′ )(c + d ′ )(a + b + c)
Esta implementación requiere como mínimo 1 compuerta NOR de 4 entradas,
3 compuertas NOR de 3 entradas y 4 compuertas NOR de 2 entradas,
y utiliza 15 literales.
Alternativamente, las funciones pueden escribirse como las redes OR-
AND siguientes, donde los tres primeros términos de cada función son
compartidos. Esta implementación requiere como mínimo 3 compuertas
NOR de 4 entradas, y 4 compuertas NOR de 3 entradas, y utiliza 16
literales.
f 1 = (a + b + c + d)(a + c ′ + d ′ )(a ′ + c + d ′ )(a ′ + c ′ + d ′ )
f 2 = (a + b + c + d)(a + c ′ + d ′ )(a ′ + c + d ′ )(a + c + d ′ )
Ambas implementaciones se muestran en la figura 7.7.
7.9 Halle un circuito mínimo de compuertas lógicas NAND-NAND con dos
niveles para implementar las siguientes funciones. Considere si realizar
un circuito con múltiples salidas es más conveniente que la realización
de 3 circuitos independientes.
∑
Z 1 (a,b,c,d) = m(0,1,7,8,9)
∑
Z 2 (a,b,c,d) = m(0,2,6,7,8,9,10,13,15)
∑
Z 3 (a,b,c,d) = m(0,2,6,7,8,10)

Capítulo 7: Diseño de circuitos combinacionales 42
Figura 7.7: Implementaciones alternativas para el ejercicio 7.8
Solución
Los mapas de Karnaugh de las funciones Z 1 , Z 2 y Z 3 son:
ab ab ab
cd 00 01 11 10 cd 00 01 11 10 cd 00 01 11 10
00 1 0 0 1 00 1 0 0 1 00 1 0 0 1
01 1 0 0 1 01 0 0 1 1 01 0 0 0 0
11 0 1 0 0 11 0 1 1 0 11 0 1 0 0
10 0 0 0 0 10 1 1 0 1 10 1 1 0 1
Z 1 Z 2 Z 3
Estas funciones pueden realizarse en forma independiente en forma de
suma de productos como sigue:
Z 1 (a,b,c,d) = b ′ c ′ + a ′ bcd
Z 2 (a,b,c,d) = b ′ d ′ + a ′ bc + abd + ab ′ c ′
Z 3 (a,b,c,d) = b ′ d ′ + a ′ bc
La implementación independiente de estas funciones como una red NAND-
NAND requiere de 2 compuertas NAND de 4 entradas, 4 compuertas

Capítulo 7: Diseño de circuitos combinacionales 43
NAND de 3 entradas, 5 compuertas NAND de 2 entradas, y 22 literales,
y se muestra en la figura 7.8.
Figura 7.8: Ver ejercicio 7.9
En caso de realizar un circuito de múltiples salidas, se puede observar
que la función Z 3 está contenida en la función Z 2 , por lo que se reduce el
circuito en 2 compuertas, a un circuito NAND-NAND con 2 compuertas
NAND de 4 entradas, 3 compuertas NAND de 3 entradas, 3 compuertas
NAND de 2 entradas, y 17 literales, lo que se muestra en la figura 7.9.
Figura 7.9: Ver ejercicio 7.9

Capítulo 7: Diseño de circuitos combinacionales 44
7.10 Realice las siguientes 3 funciones como circuitos independientes de 2
niveles AND-OR. Luego, realice un nuevo diseño, pero esta vez minimizando
el número de compuertas a utilizar. Compare sus circuitos.
∑
F(x,y,z,u) = m(0,1,2,3,4,5,8,9,11,12)
∑
G(x,y,z,u) = m(1,2,6,7,8,9,10,12,14)
∑
H(x,y,z,u) = m(3,4,5,6,7,8,10,11,12,14)
Solución
Los mapas de Karnaugh de las funciones F, G y H se muestran a continuación.
xy xy xy
zu 00 01 11 10 zu 00 01 11 10 zu 00 01 11 10
00 1 1 1 1 00 0 0 1 1 00 0 1 1 1
01 1 1 0 1 01 1 0 0 1 01 0 1 0 0
11 1 0 0 1 11 0 1 0 0 11 1 1 0 1
10 1 0 0 0 10 1 1 1 1 10 0 1 1 1
F G H
Estas funciones pueden realizarse en forma independiente como sigue:
F(x,y,z,u) = x ′ z ′ + x ′ y ′ + z ′ u ′ + y ′ u
G(x,y,z,u) = zu ′ + x ′ yz + y ′ z ′ u + xu ′
H(x,y,z,u) = x ′ y + xu ′ + y ′ zu
Esta implementación, que se muestra en la figura 7.10, requiere 2 compuertas
OR de 4 entradas, 1 compuerta OR de 3 entradas, 8 compuertas
AND de 2 entradas, 3 compuertas AND de 3 entradas, y 25 literales.
Alternativamente, las funciones F, G y H pueden implementarse utilizando
las siguientes ecuaciones:
F(x,y,z,u) = y ′ zu + y ′ z ′ u + x ′ y ′ + z ′ u ′ + x ′ yz ′
G(x,y,z,u) = xu ′ + y ′ z ′ u + zu ′ + x ′ yz
H(x,y,z,u) = xu ′ + y ′ zu + x ′ yz ′ + x ′ yz
Esta implementación, que se muestra en la figura 7.11, requiere 2 compuertas
OR de 4 entradas, 1 compuerta OR de 5 entradas, 4 compuertas
AND de 2 entradas, 4 compuertas AND de 3 entradas, y 20 literales.

Capítulo 7: Diseño de circuitos combinacionales 45
Figura 7.10: Solución utilizando compuertas AND-OR
Figura 7.11: Solución utilizando compuertas AND-OR compartidas
7.11 Sean las siguientes funciones Booleanas de 4 variables:
∑
f 1 (a,b,c,d) = m(0,2,6,10,11,14,15)
∑
f 2 (a,b,c,d) = m(0,3,6,7,8,9,12,13,14,15)
∑
f 3 (a,b,c,d) = m(0,3,4,5,7,10,11,12,13,14,15)
a) Encuentre expresiones mínimas de la forma suma-de-productos
para cada una de estas funciones, en forma individual. Realice un
circuito combinacional usando compuertas AND y OR, e indique el
número y tipo de compuertas, y el número de literales de su diseño.
b) Realice ahora un circuito combinacional usando sólo compuertas
NAND que implemente una solución de 2 niveles que minimice el
número total de compuertas. Compare el número de compuertas y
de literales de este diseño con el diseño anterior.

Capítulo 7: Diseño de circuitos combinacionales 46
c) Suponga ahora que sólo tiene disponibles las entradas sin complementar
y que en pañol sólo tienen disponibles circuitos integrados
de los siguientes tipos:
7404, que contiene 6 inversores
7400, que contiene 4 NAND de 2 entradas cada uno
7410, que contiene 3 NAND de 3 entradas cada uno
Además, cada chip cuesta $250. Encuentre, entonces, la implementación
más barata posible para estas funciones.
Solución
Los mapas de Karnaugh de las funciones f 1 , f 2 y f 3 se muestran a continuación.
ab ab ab
cd 00 01 11 10 cd 00 01 11 10 cd 00 01 11 10
00 1 0 0 0 00 1 0 1 1 00 1 1 1 0
01 0 0 0 0 01 0 0 1 1 01 0 1 1 0
11 0 0 1 1 11 1 1 1 0 11 1 1 1 1
10 1 1 1 1 10 0 1 1 0 10 0 0 1 1
f 1 f 2 f 3
a) La figura 7.12 muestra una posible solución que utiliza 26 literales
y 7 compuertas AND de 2 entradas, 4 compuertas AND de 3
entradas, 2 compuertas OR de 4 entradas y 1 compuerta OR de 3
entradas.
Figura 7.12: Solución al ejercicio 7.11 usando compuertas AND y OR

Capítulo 7: Diseño de circuitos combinacionales 47
Las funciones implementadas son:
f 1 (a,b,c,d) = cd ′ + ac + a ′ b ′ d ′
f 2 (a,b,c,d) = ac ′ + bc + a ′ cd + b ′ c ′ d ′
f 3 (a,b,c,d) = bc ′ + cd + ac + a ′ c ′ d ′
b) La figura 7.13 muestra una posible solución que utiliza 17 literales
y 3 compuertas NAND de 4 entradas, 2 compuertas NAND de 3
entradas, y 5 compuertas NAND de 2 entradas.
Figura 7.13: Solución al ejercicio 7.11 usando compuertas NAND
c) La figura 7.14 muestra una posible solución que usa sólo 6 compuertas
NAND de 3 entradas, 8 compuertas NAND de 2 entradas,
y 4 compuertas NOT. Por ello, puede implementarse utilizando 5
chips a un costo total de $1250.
7.12 Sean las siguientes funciones de 6 variables:
G =AC ′ E + AC ′ F + AD ′ E + AD ′ F + BCDE ′ F ′
H =A ′ BCD + ACE + ACF + BCE + BCF
a) Diseñe un circuito combinacional de dos niveles para estas 2 funciones,
sin considerar términos compartidos. Indique el número y
tipo de todas las compuertas utilizadas. Suponga que Ud. no dispone
del complemento de las variables de entrada.
b) Diseñe ahora un circuito combinacional minimizando el número
total de compuertas usadas. Ud. sólo tiene disponibles compuertas
NAND de 2 y 3 entradas. Suponga que Ud. no dispone del complemento
de las variables de entrada.
Solución
a) La figura 7.15 muestra una posible solución que usa 2 compuertas
OR de 5 entradas, 5 compuertas NOT, 8 compuertas AND de 3 entradas,
1 compuerta AND de 4 entradas y 1 compuerta AND de 5
entradas. El circuito tiene, entonces, 17 compuertas.

Capítulo 7: Diseño de circuitos combinacionales 48
Figura 7.14: Solución al ejercicio 7.11 usando compuertas NAND de 2 entradas
Figura 7.15: Solución al ejercicio 7.12 usando compuertas AND y OR

Capítulo 7: Diseño de circuitos combinacionales 49
b) Si se definen X = E + F y Y = CD, las ecuaciones anteriores pueden
escribirse como
G =AXY ′ + BX ′ Y
H =A ′ BY + ACX + BCX
Entonces, estas funciones pueden implementarse usando sólo 8 compuertas
NAND de 2 entradas y 6 compuertas NAND de 3 entradas,
es decir, 14 compuertas NAND, como se muestra en la figura 7.16.
Figura 7.16: Solución al ejercicio 7.12 usando compuertas NAND de 2 y 3
entradas

Capítulo 8
Bloques estandarizados
Multiplexores y demultiplexores
8.1 Implemente un multiplexor de 8 entradas utilizando un decodificador
de 3 entradas y compuertas NAND.
Solución
La figura 8.1 muestra una posible solución.
Figura 8.1: Multiplexor 8-a-1 construido con un decodificador de 3 entradas
y compuertas NAND.
50

Capítulo 8: Bloques estandarizados 51
8.2 Implemente la función f (a,b,c,d) = ∑ m(1,3,4,9,14,15) usando sólo un
multiplexor de 4 entradas y compuertas NOR.
Solución
La figura 8.2 muestra una posible solución.
Figura 8.2: Solución al ejercicio 8.2 usando compuertas NOR
8.3 Implemente la función f (a,b,c,d) = ∑ m(1,3,4,6,7,9,10,11,14) utilizando
sólo un multiplexor de 4 entradas y compuertas NAND. Utilice las
señales a y b para controlar el multiplexor.
Solución
La figura 8.3 muestra una posible solución.
Figura 8.3: Solución al ejercicio 8.3 usando compuertas NAND
8.4 Demuestre cómo conectar dos multiplexores 2-a-1 para formar un multiplexor
3-a-1, sin utilizar ninguna otra compuerta adicional. La selección
de entradas es como sigue:
Si AB = 00, se selecciona la entrada I 0
Si AB = 01, se selecciona la entrada I 1
Si AB = 1−, se selecciona la entrada I 2
Solución
La figura 8.4 muestra una posible solución.

Capítulo 8: Bloques estandarizados 52
Figura 8.4: Diseño de multiplexor 3-a-1 usando multiplexores 2-a-1
8.5 Demuestre cómo conectar dos multiplexores 4-a-1 y un multiplexor 2-
a-1 para formar un multiplexor 8-a-1 con tres entradas de control.
Solución
La figura 8.5 muestra una posible solución.
Figura 8.5: Diseño de multiplexor 8-a-1 usando multiplexores 4-a-1
8.6 Demuestre cómo pueden conectarse cuatro multiplexores 2-a-1 y un
multiplexor 4-a-1 para formar un multiplexor 8-a-1 con tres entradas
de control.
Solución
La figura 8.6 muestra una posible solución.
8.7 Un circuito desplazador/rotador de 4 bits es un módulo combinacional
que tiene como entrada una palabra de 4 bits X = x 3 x 2 x 1 x 0 , una palabra
Z = z 3 z 2 z 1 z 0 de 4 bits como salida, y 3 entradas de control, s, d y r, que
actúan como se indica a continuación:
Si s = 0, la salida refleja la entrada. Si s = 1, entonces la entrada es
desplazada en 1 bit en la dirección indicada por d.

Capítulo 8: Bloques estandarizados 53
Figura 8.6: Diseño de multiplexor 8-a-1 usando multiplexores 2-a-1
Si d = 0 y s = 1, entonces el circuito desplaza la entrada 1 bit a la
derecha. Si d = 1 y s = 1, la entrada es desplazada a la izquierda.
El bit r indica si el circuito actúa como desplazador o como rotador.
Es decir, si sdr = 100, la salida corresponde a la entrada desplazada
a la derecha, y el nuevo bit z 3 es 0. En cambio, si sdr = 101, el
nuevo bit z 3 corresponde al bit x 0 . Asimismo, si sdr = 110, la salida
corresponde a la entrada desplazada a la izquierda, y el nuevo bit
z 0 es 0. En cambio, si sdr = 111, el nuevo bit z 0 corresponde al bit
x 3 .
Diseñe este circuito usando sólo multiplexores de 4 entradas. Utilice
tantos como encuentre necesario.
Solución
La figura 8.7 muestra una posible solución.
Figura 8.7: Circuito desplazador/rotador

Capítulo 8: Bloques estandarizados 54
8.8 En este ejercicio, suponga que Ud. sólo dispone de circuitos multiplexores
2-a-1, donde cada uno posee dos entradas, A y B, una salida D y una
señal de control C tal que si C = 0, D = A y si C = 1, D = B. Se desea implementar
un circuito multiplexor 8-a-1, que posea 8 entradas, x 7 ...x 0 ,
y una salida z, además de tres señales de control Y = y 2 y 1 y 0 , tal que si
Y = 110, entonces z = x 6 . Muestre el diagrama esquemático del diseño
pedido usando el mínimo número de multiplexores posibles.
Cuál es el número mínimo de multiplexores 2-a-1 necesarios para implementar
un multiplexor n-a-1 de n entradas y 1 salida Cuál es el número
mínimo de señales de control
Solución
a) La figura 8.8 muestra una posible solución construida usando 7
multiplexores 2-a-1.
Figura 8.8: Multiplexor 8-a-1 construido con multiplexores 2-a-1
b) Se necesitan como mínimo n − 1 multiplexores. Esto es fácil de visualizar
pensando en esta red de multiplexores como un torneo:
cada multiplexor elimina una variable, y al final debe haber sólo 1
ganador, por lo que debe haber n − 1 variables eliminadas. El número
mínimo de señales de control es ⌈log 2 n⌉.

Capítulo 8: Bloques estandarizados 55
Codificadores y decodificadores
8.9 Diseñe un codificador de prioridad 4-a-2 utilizando mapas de Karnaugh.
Minimice el número de compuertas lógicas y literales utilizados. Este
codificador tiene 4 entradas, y 1 y 2 y 3 y 4 , y dos salidas, z 1 z 2 , que indican la
entrada de mayor prioridad que está activa. La entrada y i+1 tiene prioridad
sobre la entrada y i . Suponga que siempre hay al menos una entrada
activa.
8.10 Diseñe un circuito que genere los bits de paridad p 1 p 2 p 4 del código
Hamming para una palabra de 4 bits b 0 b 1 b 2 b 3 utilizando un decodificador
de 4 entradas y compuertas OR.
Solución
La figura 8.9 muestra una posible solución.
Figura 8.9: Circuito generador de paridad utilizando un decodificador
8.11 Genere un circuito que convierta una palabra de 4 bits en código BCD
8421 a código Gray de 4 bits utilizando codificadores y decodificadores
de 4 bits.
Solución
La figura 8.10 muestra una posible solución.

Capítulo 8: Bloques estandarizados 56
Figura 8.10: Circuito conversor de BCD8421 a código Gray
8.12 Diseñe un conversor de código Reflejado Exceso 3 a código BCD8421
utilizando sólo un codificador 16-a-4 y un decodificador 4-a-16. Dibuje
el circuito resultante.
Solución
La figura 8.11 muestra una posible solución.
Figura 8.11: Circuito conversor de código Reflejado Exceso-3 a BCD8421

Capítulo 8: Bloques estandarizados 57
8.13 Diseñe un circuito que reciba un número X = x 2 x 1 x 0 de entrada, y genere
una salida Y = y 2 y 1 y 0 tal que Y = (3X)mod 8.
a) Realice un diseño utilizando un decodificador de 3 entradas y un
codificador de 8 entradas.
b) Realice un diseño utilizando un sumador de 3 bits.
Solución
a) La figura 8.12 muestra una posible solución.
Figura 8.12: Solución al problema 8.13 usando un codificador.
b) La figura 8.13 muestra una posible solución.
Figura 8.13: Solución al problema 8.13 usando un sumador de 3 bits.

Capítulo 8: Bloques estandarizados 58
8.14 Implemente un sumador completo de 1 bit utilizando un decodificador
3-a-8 y
a) dos compuertas OR
b) dos compuertas NOR
Solución
a) Las salidas z i y c out pueden implementarse con 2 compuertas OR
de 4 entradas como z i = ∑ m(1,2,4,7) y c out = ∑ m(3,5,6,7).
b) Las salidas z i y c out pueden implementarse con 2 compuertas NOR
de 4 entradas como z i = ∑ m(0,3,5,6) y c out = ∑ m(0,1,2,4).
8.15 Se desea implementar un decodificador 3-a-6, que reciba como entrada
3 variables x 2 x 1 x 0 y que tenga 6 salidas Z 0 a Z 5 . La entrada sólo toma
valores en el rango 000 a 101, y sólo la salida Z i está activa cuando la
secuencia de entrada sea igual a i, para 0 ≤ i ≤ 5. Realice este diseño
utilizando sólo un decodificador 2-a-4, un decodificador 1-a-2, y un número
mínimo de compuertas AND de 2 entradas. Suponga además que
Ud. no dispone del complemento de los bits de entrada.
Solución
La solución básica conecta x 1 x 0 a las entradas del decodificador 2-a-4, la
entrada x 2 a la entrada del decodificador 1-a-2, y utiliza 6 compuertas
AND de 2 entradas para generar las seis salidas Z 0 a Z 5 .
8.16 Se desea construir un decodificador 4-a-10 con entradas activas altas y
salidas activas bajas. Este circuito recibe como entrada un dígito decimal
codificado en BCD8421 en las entradas X 3 X 2 X 1 X 0 , y posee 10 salidas Z 0
a Z 9 , tal que Z i = 0 si X 3 X 2 X 1 X 0 = i, o 1 en otro caso. Suponga que el
circuito sólo recibe dígitos decimales BCD8421 válidos.
Indique en un diagrama cómo Ud. construiría este decodificador 4-a-
10 utilizando sólo un decodificador 3-a-8 74138 que se muestra en la
figura 8.14 y el mínimo número posible de compuertas NAND de 2 entradas.
Su circuito debe tomar en cuenta que este decodificador tiene 2
entradas de habilitación G1 y G2, y que el decodificador está habilitado
si G1 = 1 y G2 = 0.
Solución
Si suponemos que el circuito sólo recibe dígitos BCD8421 válidos, entonces
solamente es necesario generar las salidas correspondientes a Z 8
y Z 9 . El circuito de la figura 8.15 muestra una posible solución, que utiliza
sólo 2 compuertas NAND de 2 entradas.

Capítulo 8: Bloques estandarizados 59
Figura 8.14: Decodificador 3-a-8 74138
Figura 8.15: Decodificador 4-a-10 construido con decodificador 74138
Circuitos aritméticos
8.17 Diseñe un circuito que reste X de Y o Y de X, dependiendo del valor de
la entrada de control A. Si A = 1, la salida será X − Y y si A = 0, la salida
será Y − X.
a) Utilice un circuito restador de 4 bits y 2 multiplexores 2-a-1 de 4
bits con entradas y salidas de bus
b) Utilice un circuito restador de 4 bits y 4 buffers de tres estados de
4 bits con entradas y salidas de bus, y un inversor.
Solución
La figura 8.16 muestra dos posibles soluciones.
8.18 Se desea diseñar un circuito que sume dos dígitos decimales X e Y codificados
usando código BCD8421 más un bit de acarreo de entrada

Capítulo 8: Bloques estandarizados 60
Figura 8.16: Circuitos restadores de 4 bits
(carry in ), y genere como salida un dígito decimal Z y un bit de acarreo
de salida (carry out ). Este sistema tiene, entonces, 9 señales de entrada y
5 señales de salida.
A modo de ejemplo, si X = 4, Y = 5, y carry in = 0, entonces las salidas
deben ser Z = 9 y carry out = 0. Pero, si X = 4, Y = 5, y carry in = 1, entonces
las salidas de su circuito deben ser Z = 0 y carry out = 1. Asimismo, si
X = 7, Y = 6, y carry in = 0, entonces las salidas de su circuito deben ser
Z = 3 y carry out = 1.
Diseñe este circuito utilizando 2 sumadores binarios de 4 bits y (quizás)
algún circuito combinacional adicional. Sugerencia: nótese que el resultado
de la suma decimal si X + Y > 9 puede obtenerse sumando 6 al
resultado de la suma binaria.
Solución
La figura 8.17 muestra una posible solución.
8.19 Sean X = x 3 x 2 x 1 x 0 e Y = y 3 y 2 y 1 y 0 , respectivamente. Entonces,
a) Diseñe un circuito complementador de 4 bits. Este circuito posee
4 bits de entrada A = a 3 a 2 a 1 a 0 , 4 bits de salida B = b 3 b 2 b 1 b 0 y una
señal de control C. Si C = 0, la salida B debe ser igual a la entrada
A. Si C = 1, la salida B debe ser el complemento a 1 de A, es decir,
[A] 1 .
b) Utilice ahora su circuito complementador de 4 bits y 4 sumadores
completos para diseñar un circuito sumador/restador de 4 bits, que
reciba como entradas las variables X e Y , de 4 bits cada una, y una
señal adicional T que controla la operación del circuito. Las salidas
del circuito son Z = z 3 z 2 z 1 z 0 y un bit adicional W . Este circuito
debe calcular la operación X + Y cuando T es 0, y X − Y en caso
contrario.
Recuerde que −P = [P ] 2 = [P ] 1 + 1

Capítulo 8: Bloques estandarizados 61
Figura 8.17: Sumador BCD construido con sumadores binarios
Solución
a) La figura 8.18 muestra una posible solución, construida con buffers
de 3 estados.
Figura 8.18: Circuito complementador de 4 bits
b) La figura 8.19 muestra un circuito sumador/restador construido
utilizando el circuito complementador de 4 bits anterior y 4 sumadores
completos.
8.20 Se desea diseñar un circuito comparador de 2 bits. Las entradas al circuito
son los números A = a 1 a 0 y B = b 1 b 0 , y las salidas son los tres bits
Z ≥ Z = Z ≤ , donde Z ≥ = 1 si A ≥ B, Z = = 1 si A = B, y Z ≤ = 1 si A ≤ B.
a) Suponga que Ud. dispone sólo de compuertas NOR de 3 entradas,
pero que las entradas A = a 1 a 0 y B = b 1 b 0 están disponibles en sus
versiones directas y complementadas. Cada compuerta NOR cuesta

Capítulo 8: Bloques estandarizados 62
Figura 8.19: Circuito sumador/restador de 4 bits
$100. Diseñe este circuito comparador utilizando un número mínimo
de compuertas lógicas, y muestre el esquemático de su diseño.
b) Suponga ahora que le regalan un circuito decodificador 4-a-16 y un
montón de puertas NOT. Realice nuevamente el diseño solicitado
usando sólo estas compuertas y NORs de 3 entradas, mostrando el
circuito esquemático de su diseño. Es su nueva solución más barata
que la anterior
Solución
a) La figura 8.20 muestra una posible solución que utiliza sólo 11
compuertas NOR de 3 entradas a un costo de $1100, donde Z 2 =
Z ≥ , Z 1 = Z = y Z 0 = Z ≤ . Esta solución hace uso de la relación Z = =
Z ≤ Z ≥ .
b) La figura 8.21 muestra una posible solución que utiliza sólo 8 compuertas
NOR de 3 entradas a un costo de $800, donde Z 2 = Z ≥ ,
Z 1 = Z = y Z 0 = Z ≤ .
Memoria ROM, circuitos PAL y PLA
8.21 Diseñe un circuito sumador para dígitos decimales en código Gray utilizando
una memoria ROM. El sumador deberá sumar dos dígitos en código
Gray y proporcionar tanto el resultado de la suma en código Gray
como el rebalse. Por ejemplo, 1011+1010 = 1 0010. Dibuje un diagrama
de bloques indicando las entradas y salidas necesarias de la ROM, así
como las líneas correspondientes a las sumas 4 + 7, 7 + 0, 9 + 3 y 7 + 7.

Capítulo 8: Bloques estandarizados 63
Figura 8.20: Comparador diseñado usando compuertas NOR de 3 entradas
Figura 8.21: Comparador diseñado usando decodificador 4-a-16 y compuertas
NOR

Capítulo 8: Bloques estandarizados 64
Solución
La figura 8.22 muestra el diagrama de bloques del sumador Gray. Asimismo,
la siguiente tabla muestra el contenido de la memoria ROM para
las entradas.
Dirección
Salida
0110 0100 1 0001
0100 0000 0 0100
1101 0010 1 0011
0100 0100 1 0110
Figura 8.22: Sumador Gray implementado con memoria ROM
8.22 Implemente las funciones
∑
f 1 (a,b,c,d) = m(1,2,4,5,6,8,10,12,14)
∑
f 2 (a,b,c,d) = m(2,4,6,8,10,11,12,14,15)
usando PLAs. Proporcione las tablas de las PLAs y el diagrama de conexiones
internas de las mismas.
Solución
La figura 8.23 implementa una posible solución al problema.
8.23 Utilice una PLA para implementar las ecuaciones:
X =A ′ BD + A ′ C ′ + C ′ D ′
Y =A ′ C ′ + A ′ D + C ′ D ′ + AC
Z =CD + A ′ C ′ + A ′ B ′ D

Capítulo 8: Bloques estandarizados 65
Figura 8.23: Circuito PLA que implementa una solución al ejercicio 22
Solución
La figura 8.24 muestra una posible solución al problema.
Figura 8.24: Circuito PLA que implementa una solución al ejercicio 23

Capítulo 8: Bloques estandarizados 66
8.24 Se desea diseñar un circuito combinacional que reciba como entrada un
número decimal en código BCD8421, y tenga como salida el cuociente Q
y el resto R de la división de este número por 3, cada uno representado
en 2 bits, a saber, Q 1 Q 0 y R 1 R 0 .
a) Diseñe este circuito mínimo de dos niveles utilizando compuertas
NAND
b) Diseñe este circuito utilizando una PLA
c) Diseñe este circuito utilizando una memoria ROM
8.25 Sean las siguientes tres funciones booleanas, provenientes de un circuito
dado:
F 1 (A,B,C,D) = ∑ m(2,3,5,6,7,8,10)
F 2 (A,B,C,D) = ∑ m(0,1,2,3,5,7,8,10)
F 3 (A,B,C,D) = ∑ m(0,1,5,6,7,8,10)
a) Encuentre una implementación de costo mínimo como suma de
productos para estas funciones, y dibuje el circuito combinacional
correspondiente.
b) Muestre ahora una implementación que utilice el circuito PLA de
la figura 8.25. Complete el diagrama indicando entradas, salidas y
conexiones a realizar.
Figura 8.25: Circuito PLA. Ver ejercicio 8.25

Capítulo 8: Bloques estandarizados 67
Solución
La figura 8.26 muestra el circuito PLA que implementa las funciones
pedidas como las sumas de productos
F 1 = AB ′ D ′ + A ′ BD + A ′ B ′ C + A ′ BC
F 2 = AB ′ D ′ + A ′ BD + A ′ B ′ C + A ′ B ′ C ′
F 3 = AB ′ D ′ + A ′ BD + A ′ B ′ C ′ + A ′ BC
Figura 8.26: Implementación de funciones en circuito PLA. Ver ejercicio 8.25

Capítulo 9
Circuitos secuenciales
9.1 Analice el comportamiento de los circuitos secuenciales mostrados en
las figuras 9.1, 9.2 y 9.3. Identifique sus tipos y caracterícelos como flipflop,
retentores, maestro-esclavo, etc.
Figura 9.1: Ver ejercicio 9.1
Figura 9.2: Ver ejercicio 9.1
9.2 Analice el flip-flop A-B de la figura 9.4, mostrando
a) su tabla de transiciones
68

Capítulo 9: Circuitos secuenciales 69
Figura 9.3: Ver ejercicio 9.1
b) su ecuación característica
c) su diagrama de estados
Figura 9.4: Ver ejercicio 9.2

Capítulo 10
Registros y contadores
10.1 Diseñe un circuito sincrónico que cuente siguiendo la secuencia decimal
3, 7, 2, 6, 3, 7, 2, 6 utilizando flip-flops D. Asegúrese que este contador
se autoinicialice, es decir, que todos los estados no utilizados transiten
inicialmente al estado inicial del contador.
10.2 Diseñe un circuito contador de 3 bits con la siguiente secuencia de salida:
001, 011, 010, 100, 111, 101, 110, 001, usando
a) flip-flops D
b) flip-flops T
En ambos casos, indique qué pasa si el valor inicial del contador es 000.
10.3 Un flip-flop M-N funciona de la siguiente manera:
Si MN = 00, el siguiente estado es 0
Si MN = 01, el siguiente estado es el estado actual
Si MN = 10, el siguiente estado es el complemento del estado actual
Si MN = 11, el siguiente estado es 1
a) Diseñe este flip-flop utilizando compuertas NAND
b) Complete la tabla 10.1
c) Utilizando esta tabla y mapas de Karnaugh, determine y minimice
las ecuaciones de entrada para un contador de 3 bits construido con
flip-flops MN que cuente la secuencia 000,001,011,111,101,100,
indicando además las transiciones de los estados no especificados.
10.4 Un flip-flop tipo LM funciona de la siguiente manera:
Si LM = 00, el siguiente estado es 1
70

Capítulo 10: Registros y contadores 71
Q(t) Q(t + △t) MN
0 0
0 1
1 0
1 1
Tabla 10.1: Tabla del flip-flop MN. Ver ejercicio 10.3
Si LM = 01, el siguiente estado es igual al estado actual
Si LM = 10, el siguiente estado es el complemento del estado actual
Si LM = 11, el siguiente estado es 0
a) Diseñe este flip-flop utilizando latches RS
b) Complete la siguiente tabla, utilizando superfluos donde sea posible:
Q Q + L M
0 0
0 1
1 0
1 1
c) Utilizando esta tabla y mapas de Karnaugh, diseñe un contador
compuesto por 3 flip-flops LM que cuente la siguiente secuencia:
000, 100, 101, 111, 011, 001, 000, .... Dibuje el diagrama de estados,
indicando las transiciones para todos los posibles estados iniciales.
10.5 Diseñe un circuito contador de 3 bits con la siguiente secuencia de salida:
000, 001, 011, 101, 111, 010, 000 usando flip-flops J-K. Muestre el
circuito combinacional e indique qué pasa si el valor inicial del contador
es 100.
10.6 Diseñe un contador de 3 bits con la siguiente secuencia de salida: 000,
100, 111, 110, 010, 011, 000 usando flip-flops S-R. Muestre el circuito
combinacional e indique qué pasa si el valor inicial del contador es 001.
10.7 Diseñe un circuito desplazador de 4 entradas utilizando flip-flops D y
multiplexores que realice las siguientes funciones:
a) Realice un desplazamiento lógico de 1 bit a la derecha
b) Realice un desplazamiento lógico de 1 bit a la izquierda
c) Realice un desplazamiento aritmético de 1 bit a la derecha

Capítulo 10: Registros y contadores 72
d) Realice un desplazamiento aritmético de 1 bit a la izquierda
e) Realice un desplazamiento circular de 1 bit a la derecha
f ) Realice un desplazamiento circular de 1 bit a la izquierda
g) Cargue un nuevo valor en el desplazador
h) No realice ninguna acción
Determine cuántas variables de control necesita, y rotúlelas de la manera
más apropiada para realizar las funciones indicadas.
10.8 Se dispone de un circuito generador de ondas cuadradas cuya frecuencia
está fijada en 6 KHz. En otro circuito digital, se desea utilizar un reloj
de 1 KHz. Diseñe, entonces, un circuito divisor de frecuencia que genere
una señal cuadrada simétrica de frecuencia 1 KHz utilizando flip-flops
JK. Muestre todos los pasos de su diseño incluyendo su diagrama de
estados completo y su circuito final.
Solución
Para diseñar un circuito divisor de frecuencia, basta sólo contar el número
necesario de pulsos de reloj, y generar las salidas 0 y 1 correspondientes.
En este caso, es necesario generar un salida 0 por 3 ciclos de reloj, y
luego una salida 1 por otros 3 ciclos. Esto puede realizarse con un contador
de 6 estados. Existen muchas soluciones posibles. Por ejemplo, el
contador de Johnson mostrado en clases cumple con esta condición: el
último bit del contador tiene un período simétrico de 6 pulsos de reloj.
Las figuras 10.1 y 10.2 muestran el diagrama de estados y el circuito
correspondiente.
Figura 10.1: Diagrama de estados, divisor por 6. Ver ejercicio 10.8
Figura 10.2: Divisor de frecuencia por 6. Ver ejercicio 10.8

Capítulo 11
Análisis de circuitos secuenciales
sincrónicos
11.1 Analice los circuitos secuenciales mostrados en las figuras 11.1 y 11.2,
dibujando sus diagramas de estados.
Figura 11.1: Ver ejercicio 11.1
11.2 Analice el circuito secuencial sincrónico de la figura 11.3. Muestre el
diagrama de estados del circuito. Dibuje un diagrama de tiempo suponiendo
el estado inicial ABC = 000 y una secuencia de entrada X =
01010. Suponga que los cambios de entrada tienen lugar a medio camino
entre los cantos de bajada del reloj.
11.3 Analice el circuito secuencial de la figura 11.4, donde X y Y son las
entradas al circuito, y Z es la salida de éste. Muestre un diagrama de
estados del circuito. Es ésta una máquina de Mealy o de Moore
11.4 Para el circuito secuencial sincrónico de la figura 11.5, analice el circuito
y realice el diagrama de estados.
73

Capítulo 11: Análisis de circuitos secuenciales sincrónicos 74
Figura 11.2: Ver ejercicio 11.1
Figura 11.3: Ver ejercicio 11.2

Capítulo 11: Análisis de circuitos secuenciales sincrónicos 75
Figura 11.4: Ver ejercicio 11.3
Figura 11.5: Ver ejercicio 11.4

Capítulo 11: Análisis de circuitos secuenciales sincrónicos 76
11.5 Analice el circuito secuencial de la figura 11.6. Dibuje el diagrama de
estados correspondiente y describa en sus palabras qué hace este circuito.
Figura 11.6: Ver ejercicio 11.5
Solución
El circuito secuencial mostrado tiene las siguientes ecuaciones de excitación.
T A = X ⊕ C + B ′ X + BC ′
D B = B ′ C ′ X ′ + B ′ CX + BC ′ X + BCX ′
D C = C ′
El diagrama de estados se muestra en la figura 11.7. El circuito es un
contador ascendente/descendente módulo 8. Si X = 0, Q + = (Q+3)mod 8.
Si X = 1, Q + = (Q + 5)mod 8.
11.6 Analice el circuito secuencial sincrónico mostrado en la figura 11.8. Recuerde
que CLR es una entrada asincrónica de inicialización a 0.

Capítulo 11: Análisis de circuitos secuenciales sincrónicos 77
Figura 11.7: Ver ejercicio 11.5
Figura 11.8: Ejercicio 6: Circuito a analizar.
a) Complete el diagrama de tiempo de la figura 11.9, suponiendo que
el retardo de una compuerta lógica es 1 unidad de tiempo, y que todos
los flip-flops tienen un retardo de 2 unidades de tiempo, tanto
para sus entradas de excitación como para la entrada de inicialización
asincrónica CLR. Los valores iniciales de A, B, C y CLR se
muestran entre paréntesis.
b) En base a los resultados del punto anterior, dibuje el diagrama de
estados de este circuito, e identifique su función.
Solución
a) La figura 11.10 muestra el diagrama de tiempo solicitado.
b) En base al diagrama de estados mostrado, este circuito es un contador
binario de 3 bits que cuenta de 0 a 4. Desde el estado 4, el

Capítulo 11: Análisis de circuitos secuenciales sincrónicos 78
Figura 11.9: Diagrama de tiempo. Ver ejercicio 11.6.
Figura 11.10: Solución al ejercicio 11.6.
circuito realiza una transición inestable al estado 5, que activa la
entrada de inicialización asincrónica CLR que retorna el circuito al
estado inicial 000.
Figura 11.11: Diagrama de estados, ejercicio 11.6.

Capítulo 12
Diseño de circuitos secuenciales
sincrónicos
12.1 Un circuito secuencial sincrónico tiene una entrada, X, y dos salidas, Y
y Z. La salida Y es 1 cada vez que se recibe la entrada 101, siempre y
cuando la secuencia de entrada 011 nunca ha ocurrido. La salida Z es
1 por un ciclo cada vez que ocurre la entrada 011. Diseñe este circuito
como una máquina de Mealy.
12.2 Diseñe un circuito secuencial de Moore que tenga una entrada X y una
salida Z. La salida debe ser 1 si el número total de 1s recibido es impar
y el número de 0s recibido es par y distinto de 0.
12.3 Una máquina de estados finitos tiene una entrada y una salida. La salida
conmuta a 1 y se mantiene en 1 cuando han habido al menos dos 1s y
dos 0s en la entrada, sin importar el orden de su ocurrencia. Realice el
diagrama de estados de esta máquina, e impleméntela utilizando flipflops
T.
12.4 Un circuito secuencial sincrónico tiene dos entradas, X = x 1 x 2 y dos salidas,
Z = z 1 z 2 , ambas representando un número binario de 2 bits. Si el
valor actual de X es mayor que el valor anterior, entonces z 1 = 1. Si el
valor actual de X es menor que el valor anterior, entonces z 2 = 1. En caso
contrario, z 1 z 2 = 0.
a) Realice este circuito como un máquina de Mealy usando flip-flops
JK.
b) Realice este circuito como un máquina de Moore usando flip-flops
JK.
12.5 Diseñe una máquina de Mealy con entrada X y salida Z. La salida Z debe
ser 1 por un ciclo de reloj cuando quiera que las secuencias ...0111
79

Capítulo 12: Diseño de circuitos secuenciales sincrónicos 80
ó ...1000 estén presentes en la entrada. Estos patrones pueden traslaparse.
Por ejemplo, la entrada ...0000111000... debe generar la salida
...0000001001....
a) Realice esta máquina usando flip-flops D.
b) Realice esta máquina usando flip-flops T.
c) Realice esta máquina usando flip-flops JK.
Qué conclusiones saca Ud. de estas implementaciones
12.6 Diseñe un circuito secuencial de Mealy que analice una secuencia de
entrada X y que genere una salida Z = 1 para toda secuencia de entrada
que acabe en 1010, suponiendo que la secuencia 001 haya aparecido
al menos una vez. Por ejemplo, si la secuencia de entrada es
X = 10100101010, la secuencia de salida debe ser Z = 00000000101.
Asigne el código 000 al estado inicial. El circuito no se reinicializa al
estado de partida cuando se genera una salida Z = 1. Diseñe el circuito
utilizando flip-flops tipo D, y a lo más 10 compuertas lógicas NAND.
Suponga que dispone de las entradas normales y negadas.
12.7 Diseñe un circuito secuencial para conversión de código exceso-3 a código
BCD. La entrada X representa un dígito decimal en código exceso-3,
y la salida Z representa el código BCD correspondiente, ambos presentados
en forma serial, donde el bit menos significativo es generado primero.
Es decir, si para los instantes t 0 a t 3 se reciben los bits x 0 x 1 x 2 x 3 =
1110, correspondientes al dígito decimal 4 codificado en exceso-3, la
salida del circuito en los instantes t 0 a t 3 debe ser z 0 z 1 z 2 z 3 = 0100 Diseñe
su circuito utilizando tres flip-flops D, compuertas lógicas NAND
y NOR. Asigne el código 000 al estado inicial. Su solución no debiera
utilizar mas de 8 compuertas lógicas.
12.8 Diseñe un sistema secuencial sincrónico con una entrada, X, y una salida,
Z, inicialmente de valor 0. La salida Z es 1 cuando en la entrada se
detecten 3 ceros seguidos. La salida Z debe entonces permanecer en 1
hasta que se detecten 3 unos seguidos, momento en el que debe tomar
el valor 0, y así sucesivamente.
a) Diseñe un circuito que implemente ese sistema utilizando flip-flops
tipo T
b) Indique en su diagrama de estados todas las transiciones realizadas
por todos los posibles estados.
c) Suponga que ahora decide implementar este sistema utilizando una
ROM y flip-flops tipo D. Cuál será ahora el contenido de la ROM
12.9 Diseñe un circuito secuencial sincrónico que reciba desde la entrada X
una serie de 1s y 0s, y que tenga una salida Z igual a 1 cuando los tres

Capítulo 12: Diseño de circuitos secuenciales sincrónicos 81
últimos bits de entrada corresponden a la secuencia 010. Es decir, ante
la entrada X = 0110100010101010, su circuito debe presentar salida
Z = 0000010001010101. Su implementación debe ser una máquina de
Moore y utilizar flip-flops J-K.
Solución
La siguiente figura muestra una posible solución.
Reducción de estados equivalentes
12.10 Diseñe un circuito secuencial sincrónico que reciba una entrada binaria
X y que tenga una salida binaria Z. Este circuito debe tener salida Z = 1
si los 4 últimos bits recibidos son un dígito válido en código Reflejado
Exceso-3.
No considere posibles traslapos.
Indique su asignación de variables secundarias.
Demuestre que su diagrama de estados utiliza el mínimo número
posible de estados.
Indique en su diagrama de estados todas las transiciones de todos
los estados.
Solución
Realice el diseño utilizando flip-flops tipo SR.
Dibuje el circuito combinacional resultante.
Una posible solución utiliza 3 flip-flops SR para realizar el diagrama de
7 estados final. Las ecuaciones finales son:
S C = B ′ CX + BCX ′
S A = B ′ CX + BCX ′
R B = C ′ Y = AB ′ C ′ + A ′ BC ′ X ′
R A = C ′
S B = A ′ CX ′
R C = B ′ CX + BCX ′

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