reverse-engineering von logik-gattern in integrierten ... - Degate

6.3. AUFBAU VON LOGIK-GATTERN
VSS
VDD VSS VDD VSS
n-Typ
n-Typ
p-Typ p-Typ
Abbildung 6.5: Typenweise Anordnung von p- und n-Kanal-Transistoren zwischen den Potentialschienen
(Chip: Mifare Classic)
6.3 Aufbau von Logik-Gattern
In den letzten zwei Abschnitten ist beschrieben, wie man Transistoren als Schalter
benutzt und wie Transistoren auf dem Substrat angeordnet sind. Herstellungsbedingt
ist die Anordnung der Transistoren auf mehreren Schichten (front-end-of-line, FEOL)
verteilt. Diese sollen hier zur Vereinfachung als Transistor-Layer bezeichnet werden.
Um elementare Logik-Gatter aufzubauen, müssen mehrere Transistoren zusammenge-
schaltet werden. Auf dem Transistor-Layer sind bereits einzelne Leiterbahnen plaziert.
Die Leiterbahnen müssen kreuzungsfrei verlegt werden. Dazu sind zusätzliche Ebenen
im Chip notwendig (back-end-of-line, BEOL).
Eine besondere Bedeutung kommt der ersten Verdrahtungsebene über dem Transistor-
Layer zu. Sie bildet das Verbindungsgerüst, um aus den darunter liegenden Transisto-
ren die logischen Grundfunktionen zu formen, beispielsweise NAND und NOR. Diese
Martin Schobert 23