reverse-engineering von logik-gattern in integrierten ... - Degate

6.3. AUFBAU VON LOGIK-GATTERN
p-Kanal-FET
n-Kanal-FET
VDD
VSS = 0 V
Drain
Source
Drain
Source
VDD
VSS
Abbildung 6.7: CMOS-Inverter (Mifare Classic)
VDD
A E
In 6.8 ist ein NAND aus insgesamt vier Transistoren dargestellt. Man beachte, dass die
Gate-Längen im Pull-up-Netzwerk von Abbildung 6.8 nicht größer sind als im Pull-
down-Netz, weil die beiden n-Kanal-FETs aus dem Pull-down-Netz seriell geschaltet
sind und sich damit deren Widerstand verdoppelt. Die Driftgeschwindigkeiten der je-
weiligen Majoritätsladungsträger ist damit in beiden Netzen etwa gleich.
Für das Reverse-Engineering einfacher Gatter ist es sinnvoll, die wenigen Transistoren
und Leiterbahnen übersichtlich geordnet auf ein Blatt Papier zu skizzieren. Oft ist der
Gattertyp sofort zu erkennen. Es kann sein, dass man aufgrund vorheriger Analyse
anderer Gatter eine Grundstruktur wiedererkennt. Beispielsweise sieht ein 3-NAND,
d.h. ein NAND für drei Eingänge 2 , nicht wesentlich anders aus als ein 2-NAND. Im
Pull-up-Netz sind drei statt zwei Transistoren parallel geschaltet und im Pull-down-
Netz sind drei FETs seriell verbunden (vgl. Abbildung 6.8).
Mitunter kann es hilfreich sein, eine Wahrheitstabelle aufzustellen, indem man für al-
le möglichen Belegungen der Eingänge den Wert am Ausgang ermittelt. Anhand der
Wahrheitstabelle kann man eine Boolsche Funktion aufstellen. Tabelle 6.1 zeigt das
beispielhaft für ein 3-NAND-Gatter. Für alle 2 3 = 8 möglichen Belegungen der Ein-
gänge A, B, und C ist das Ergebnis der Boolschen Funktion in der letzten Spalte ange-
geben.
Aus der Tabelle kann man ablesen, dass die Schaltfunktion sich als (A ∧ B ∧C) dar-
stellt. Das geht hier deshalb einfach, weil es nur eine Belegung gibt, bei der der Aus-
2 3 − NAND(A,B,C) = AND(A,B,C)
Martin Schobert 25
VSS