UNIVERSIT .. AT BONN Physikalisches Institut - Prof. Dr. Norbert ...

full late (2 Bit) rise left up Block Addresse (7 Bit)Block79full late (2 Bit) rise left up Block Addresse (7 Bit)Block78full late (2 Bit) rise left up Block Addresse (7 Bit)Block0SpeicherlogikAbbildung 4.14: Die Aufteilung im Spaltenschieberegisterfür kurze Zeit speichern können. Einige Takte, nachdem Daten durch eine Schieberegisterzellegetaktet wurden, wird der Takt in dieser Zelle angehalten (sofern keineweiteren Daten folgen). Damit soll der Einfluß der schnellen digitalen Signale auf denempfindlichen Vorverstärker minimiert werden. Da das Schieberegister dynamisch ist,muß dafür gesorgt werden, daß regelmäßig wieder ein Takt an alle Zellen angelegt wird.Dazu wird alle 32.000 Takte in die oberste Zeile eine nicht gültige Position (255) in dasSchieberegister geschrieben. Diese wird am Ende wieder herausgefiltert und hat keineBedeutung für die eigentliche Trefferverarbeitung. Dieser Mechanismus wird ”dummyinject“genannt.Wenn ein Treffer in eine Schieberegisterzelle geschrieben werden soll, dann kann espassieren, daß bereits Daten, von einem Treffer eines darüber liegenden Pixel in derZelle vorhanden sind. Damit diese nicht überschrieben werden, wird in den nächstendrei Takten den Treffer in das Schieberegister geschrieben. Falls diese ebenfalls bereitsbesetzt sind, geht der Treffer verloren. Zwei Bits zeigen die Anzahl der Schreibversuchean (Late-Bits).” End-of-Column“Wird ein Ereignis durch einen Level-1 Trigger selektiert, müssen alle Treffer, die zu diesemEreignis gehören, dem restlichen Detektorsystem gemeldet werden (siehe Kapitel3.3.4). Da der Level-1 Trigger in einem festen Abstand zum Ereignis erfolgt, könnenalle Treffer, die älter sind, verworfen werden. Die Verzögerung zwischen dem Ereignis45