Chipentwicklung fu127 ur Pixel - Prof. Dr. Norbert Wermes ...

Chipentwicklung von Pixel-
und Mikrostreifen-Detektorelektronik
für den Teilchennachweis
und biomedizinische Bildgebung
von
Manuel Koch
Diplomarbeit in Physik
angefertigt am
Physikalischen Institut
vorgelegt der
Mathematisch-Naturwissenschaftlichen Fakultät
der
Rheinischen Friedrich-Wilhelms-Universität
Bonn
im Juli 2005

Ich versichere, dass ich diese Arbeit selbständig verfasst und keine anderen als
die angegebenen Quellen und Hilfsmittel benutzt sowie die Zitate kenntlich
gemacht habe.
Angenommen am: 28.07.2005
Referent: Prof. Dr. N. Wermes
Korreferent: Priv. Doz. Dr. P.-D. Eversheim

Inhaltsverzeichnis
Einleitung : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 3
1. Di erentielle Stromlogik : : : : : : : : : : : : : : : : : : : : : : : 5
1.1 CMOS-Logik . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
1.2 Di erentielle Stromlogik . . . . . . . . . . . . . . . . . . . . . . 6
1.2.1 Vorteile der di erentiellen Logik . . . . . . . . . . . . . 8
1.2.2 Nachteile der di erentiellen Logik . . . . . . . . . . . . 9
1.2.3 Schaltungen in di erentieller Logik . . . . . . . . . . . . 10
2. Entwicklung von Signalverarbeitungselektronik für Compton-Polarimetrie
: : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 15
2.1 Einleitung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
2.1.1 Compton-Polarimetrie . . . . . . . . . . . . . . . . . . . 15
2.1.2 Messverfahren . . . . . . . . . . . . . . . . . . . . . . . 15
2.1.3 Anforderungen an das Detektorsystem . . . . . . . . . . 16
2.1.4 Motivation . . . . . . . . . . . . . . . . . . . . . . . . . 16
2.2 Aufbau der Signalverarbeitungselektronik . . . . . . . . . . . . . 18
2.2.1 Analoge Signalverarbeitungskette . . . . . . . . . . . . . 18
2.2.2 Digitale Signalverarbeitungskette . . . . . . . . . . . . . 19
2.2.3 Zählerarchitektur . . . . . . . . . . . . . . . . . . . . . 20
2.2.4 Serielle Datenausgabe . . . . . . . . . . . . . . . . . . . 21
2.2.5 Kanal-Selektierung . . . . . . . . . . . . . . . . . . . . 24
2.2.6 Vervollständigung der Auslesekette . . . . . . . . . . . . 24
2.2.7 Erweiterte Testmöglichkeiten . . . . . . . . . . . . . . . 26
2.3 Erste Messergebnisse . . . . . . . . . . . . . . . . . . . . . . . 27
2.3.1 Ausblick . . . . . . . . . . . . . . . . . . . . . . . . . . 27
3. Zählende und integrierende Detektorelektronik für biomedizinische
Bildgebung : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 29
3.1 Einleitung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
3.1.1 Einzelpulszählung . . . . . . . . . . . . . . . . . . . . . 29
3.1.2 Integration des Signalstromes . . . . . . . . . . . . . . . 30
3.1.3 Nutzung beider Methoden . . . . . . . . . . . . . . . . 30
3.2 Funktionsprinzip des CIX-Chips . . . . . . . . . . . . . . . . . . 30
3.2.1 Digitalisierung des Signalstroms . . . . . . . . . . . . . 32

2
3.2.2 Anforderungen an die Zählerarchitektur . . . . . . . . . 32
3.2.3 Implementierung der Zählerstruktur . . . . . . . . . . . 35
4. Messungen an Teststrukturen di erentieller Stromlogik : : : : : 37
4.1 Aufbau des Testsystems . . . . . . . . . . . . . . . . . . . . . . 37
4.1.1 Funktionen des Testchips . . . . . . . . . . . . . . . . . 37
4.1.2 Adapterplatine . . . . . . . . . . . . . . . . . . . . . . . 39
4.1.3 USB-System . . . . . . . . . . . . . . . . . . . . . . . . 39
4.1.4 Smart-Card . . . . . . . . . . . . . . . . . . . . . . . . 40
4.2 Eichung der Biasströme . . . . . . . . . . . . . . . . . . . . . . 40
4.3 Messung von Verzögerungszeiten . . . . . . . . . . . . . . . . . 41
4.3.1 Messverfahren . . . . . . . . . . . . . . . . . . . . . . . 41
4.3.2 Exemplarstreuung der Verzögerungszeiten . . . . . . . . 43
4.3.3 Biasstromabhängigkeit der Verzögerungszeiten . . . . . . 43
4.3.4 Bedeutung der Messergebnisse für den CIX-Prototypchip 44
4.3.5 Leistungsverhalten der di erentiellen Logik . . . . . . . . 44
4.4 Maximale Zählraten . . . . . . . . . . . . . . . . . . . . . . . . 47
5. 3-Transistor-Ladungspumpe : : : : : : : : : : : : : : : : : : : : : 49
5.1 Beschreibung der Ladungspumpe . . . . . . . . . . . . . . . . . 49
5.1.1 Grundprinzip der Ladungspumpe . . . . . . . . . . . . . 50
5.1.2 E ekte höherer Ordnung . . . . . . . . . . . . . . . . . 52
5.2 Messungen der Ladungspumpeneigenschaften . . . . . . . . . . 53
5.2.1 Linearität der Ladungspumpe . . . . . . . . . . . . . . . 53
5.2.2 Frequenzverhalten . . . . . . . . . . . . . . . . . . . . . 54
5.2.3 Stabilität bei Variation von Vout . . . . . . . . . . . . . 56
5.3 Bewertung der Messung & Verbesserungen . . . . . . . . . . . . 56
6. Zusammenfassung und Ausblick : : : : : : : : : : : : : : : : : : : 59

Einleitung
Detektoren für ionisierende Strahlung sind eines der Grundgerüste der experimentellen
Teilchenphysik. Kontinuierliche Fortschritte und Entwicklungen in
der Detektorphysik haben allerdings auch zu vielen Anwendungen au erhalb
der Teilchenphysik geführt.
Insbesondere sind Halbleiterdetektoren, die als moderne \Festkörper-Ionisationskammern"
durch ihre hohe Wechselwirkungswahrscheinlichkeit mit ionisierender
Strahlung Vorteile bieten, aus vielen Gebieten der modernen Wissenschaften
nicht mehr wegzudenken. Streifen- oder Pixeldetektoren ermöglichen
es, ortsaufgelöste Messungen mit µm-Genauigkeit durchzuführen.
Die Röntgenbildgebung in Medizin, Sicherheitssystemen und Materialwissenschaften
pro tiert besonders von modernen Halbleiterdetektoren. Mobile
Detektorsysteme erlauben es, Werkstoffprüfungen ortsunabhängig durchzuführen.
Sicherheitssysteme ermöglichen nicht nur dreidimensionale Röntgenbildgebung
von Objekten, sondern erkennen mittels spektroskopischen Verfahren
gezielt chemische Verbindungen.
In der Medizin wird die höhere Nachweise zienz und der grö ere dynamische
Bereich von Halbleiterdetektoren gegenüber Film-Folien-Systemen geschätzt.
Die daraus resultierende höhere Empfindlichkeit und der grö ere Belichtungsspielraum
erlauben es, die Dosisbelastung für einen Patienten gering zu
halten. Die schnelle Bildwiedergabe und die digitale Erfassung von Bilddaten
ermöglicht Computertomographie, mittels welcher eine dreidimensionale
Objektrekonstruktion möglich ist.
Im Rahmen dieser Arbeit wurden die modernen Methoden der Chipentwicklung
zur Erstellung von Detektorelektronik für Pixel- und Mikrostreifendetektoren
erlernt und angewendet. Für zwei Projekte, die sowohl teilchenphysikalische
als auch für biomedizinische Anwendungen haben, wurden Schaltungen
entworfen und Chips fertiggestellt.
Die Arbeit ist folgendermaßen gegliedert:
Im ersten Kapitel wird eine spezielle Digitallogik-Familie vorgestellt.
Bei der Entwicklung von integrierten analogen und digitalen Systemen
müssen besondere Ma nahmen ergriffen werden, um sensible analoge
Schaltungen vor kapazitivem Übersprechen durch Digitalelektronik zu
schützen. Insbesondere ist eine räumliche Trennung von analogen und
digitalen Schaltungen bei Pixel- und Streifenchips nicht mehr möglich.

4
Für alle digitalen Schaltungen, die im Rahmen dieser Arbeit erstellt
wurden, wurde daher eine rauscharme differentielle Konstantstromlogik
verwendet.
Das zweite Kapitel beschäftigt sich mit der Entwicklung einer Signalverarbeitungselektronik
für Compton-Polarimetrie, mit Schwerpunkt
auf der Auslesearchitektur. Es handelt sich dabei um eine Detektorelektronik,
die zur Polarisationsmessung des Elektronenstrahls am Bonner
Teilchenbeschleuniger ELSA eingesetzt werden soll.
Die Entwicklung eines Pixelchips für biomedizinische Röntgenbildgebung
wird im dritten Kapitel vorgestellt. Die hier beschriebene
Detektorelektronik kombiniert das Zählen von Einzelpulsen und eine
integrale Messung der absorbierten Röntgenleistung in einem Detektor.
Für diesen Pixelchip wurde eine Zähler- und Auslesearchitektur entwickelt,
die simultanen Betrieb und Datenauslese mit minimaler Totzeit
ermöglichen soll.
Im vierten Kapitel werden Messungen beschrieben, die eine genauere
Charakterisierung von asynchronen Binärzählern in differentieller
Stromlogik erlauben. Hierzu wurde ein Testchip erstellt und ein Messsystem
aufgebaut.
Die Entwicklung einer Ladungspumpe wird im fünften Kapitel beschrieben.
Ladungspumpen sind Schaltungen, die eine de nierte Ladungsmenge
in einen bestimmten Teil einer Schaltung injizieren. Hierzu wurde
ebenfalls eine Teststruktur entwickelt und vermessen. Messergebnisse
werden vorgestellt.

1. Di erentielle Stromlogik
Die Entwicklung von integrierten analogen und digitalen Systemen (mixedsignal-Systeme)
stellt besondere Anforderungen an das Design. Sensible
analoge Schaltungen sollen durch digitale Schaltungen und Rauschen nicht
beeinflusst werden. Verursacher des Rauschens sind Übersprechen (crosstalk),
instabile Versorgungsspannungen und Substrateinkopplungen. Die Rauschbeiträge
dieser Effekte übersteigen thermisches Rauschen oder Schrotrauschen
gewöhnlich um einige Größenordnungen.
Übersprechen bezeichnet kapazitive Einkopplungen eines Signals auf benachbarte
Leitungen. Diese Einkopplung ist proportional zum Spannungshub des
Störsignals. Die Stärke der Kopplung wird durch die Kapazität zwischen
diesen Leitungen bestimmt. Falls die Leistungsaufnahme von Schaltungen
vom Schaltsignal abhängig ist, so flie t in den Versorgungsleitungen ein nichtkonstanter
Strom. Dieser Stromfluss führt wegen der ohmschen Widerstände
der Zuleitungen zu einem Spannungsabfall der Versorgungsspannung (IRdrop)
und zu einem Spannungsanstieg des Masse-Potentials (ground-bounce).
Ma nahmen zur Reduzierung des Rauschens bestehen in der räumlichen
Trennung von analogen und digitalen Komponenten, Trennung von digitalen
und analogen Versorgungsspannungen, oder Abschirmung der analogen
Schaltungen. Übersprechen lässt sich zusätzlich durch Verkleinern des Spannungshubs
von digitalen Schaltungen reduzieren. Elektronik für Pixel- und
Streifendetektoren integriert analoge und digitale Schaltungen auf engstem
Raum. Daher ist hier häu g eine räumliche Trennung von Schaltungen nicht
möglich. Das Problem des Übersprechens lässt sich durch Verwendung einer
differentiellen Konstantstromlogik für digitale Schaltungen anstelle von
CMOS-Logik (complementary metal-oxide-semiconductor) abmildern.
Im Rahmen dieser Arbeit wurde eine spezielle differentielle Stromlogik [7]
verwendet die im Folgenden vorgestellt werden soll.
1.1 CMOS-Logik
Ein Schaltvorgang an einem CMOS-Inverter (Abbildung 1.1) wird von einem
hohen Stromfluss durch einen der beiden Transistoren begleitet. Dieser Strom
dient dem Umladen der Ausgangskapazität 1 . Zusätzlich kann Strom direkt
1 Ausgangskapazitaten sind z.B. Eingangskapazitaten anderer Schaltelemente oder
Kapazitaten der Zuleitungen

6 1. Di erentielle Stromlogik
von der Versorgungsspannung Vdd nach Masse flie en, denn der p-Kanal- und
der n-Kanal-Transistor leiten gleichzeitig für eine kurze Zeit während eines
Schaltvorgangs. Der dynamische Stromfluss in CMOS-Schaltungen verursacht
Spannungsabfälle und kann analoge Schaltungen störend beein ussen. Der
gro e Spannungshub der Signalpegel führt zu einem entsprechend gro em
Übersprechen auf andere Schaltungsteile.
pmos
IN OUT
nmos
gnd
vdd
C Load
Abbildung 1.1: ein p-Kanal- und n-Kanal-Transistor bilden einen CMOS-
Inverter. Während eines Schaltvorgangs lädt ein Strom die Ausgangskapazität
um.
1.2 Di erentielle Stromlogik
Abbildung 1.2 zeigt einen Inverter in di erentieller Stromlogik. Ein p-Kanal
Transistor erzeugt einen konstanten Biasstrom I0. Dieser wird über ein
differentielles Paar von Eingangstransistoren zu einer der beiden Lasten
geleitet. Die Lasten wandeln gemä ihrer Strom-Spannungs-Kennlinie den
Biasstrom I0 in eine Ausgangsspannung um. Eine ideale Last (Abbildung
1.3) muss Signalpegel erzeugen, die zur Ansteuerung der differentiellen Logik
kompatibel sind. Diese Last sollte weiterhin einen konstanten Strom von I0=2
aufnehmen, um eine Lastkapazität mit I0=2 umladen zu können. So lassen
sich identische Anstiegs- und Abfallverhalten des Ausgangssignals erreichen 2 .
Da der Spannungshub nur geringfügig von dem Biasstrom abhängt, kann die
Anstiegszeit des Ausgangssignals durch Variation von I0 beein usst werden.
2 Ware die Last hingegen ein ohmscher Widerstand R, so wurde eine Lastkapazitat
C mit der Zeitkonstanten RC entladen, das Aufladen von C ware jedoch vom Biasstrom
abhangig.

1.2. Di erentielle Stromlogik 7
D
OUT
I 0
D
OUT
Abbildung 1.2: Ein Inverter in differentieller Stromlogik. Die Stromquelle
wird durch einen p-Kanal Transistor realisiert.
I 0
½ I 0
I Last
Vlo U high
U Last
Abbildung 1.3: Kennlinie einer idealen Last für die di erentielle Stromlogik.
Vn
Vlo
Abbildung 1.4: Last bestehend aus n-Kanal Stromquelle und diode-connected
n-Kanal Transistor.

8 1. Di erentielle Stromlogik
Die verwendete Last (Abbildung 1.4) wird durch eine Parallelschaltung eines
n-Kanal Transistors als Stromquelle und einer Diode realisiert. Durch
Erhöhen des Source-Potentials Vlo der Stromquelle kann der untere Signalpegel
erhöht und somit der Spannungshub zwischen niedrigem und hohem
Signalpegel verringert werden. Die Stromquelle wird über eine Biasspannung
auf I0=2 eingestellt. Bei der Diode handelt es sich um einen n-Kanal
Transistor, bei dem Drain und Gate verbunden sind (diode-connected). Der
obere Signalpegel ergibt sich über die Kennlinie dieser Diode aus dem Biasstrom
I0 (Abbildung 1.5). Abbildung 1.6 zeigt gemessene Lastkennlinien für
verschiedene Biasströme und Vlo-Spannungen.
oberer Signalpegel
Uhigh [V]
0,8
0,7
0,6
0,5
0,4
0 2 4
Biasstrom [µA]
6 8 10
Abbildung 1.5: Abhängigkeit des oberen Signalpegels Uhigh vom Biasstrom I0.
Betriebsparameter
Eine Schaltung in differentieller Stromlogik benötigt drei Versorgungsspannungen
(Vddd, Vlo, Gnd) und zwei Biaspotentiale zur Einstellung der p-Kanal
Biastromquelle (Vp) und der n-Kanal Stromquellen in den Lasten (Vn). Diese
Biaspotentiale können über Stromspiegel generiert werden (siehe auch Abbildung
4.2). Der Arbeitsbereich für Vddd ist abhängig von der verwendeten
Technologie 3 , hier liegt er im Bereich von 1,8V-3,3V bei einem üblichen Wert
von 2,4V. In Simulationen wird für Vlo typischerweise 0,2V gewählt. Der
Betrieb fertiger Chips zeigte, dass es erforderlich ist, diese Spannung für
einen stabilen Betrieb zu reduzieren.
1.2.1 Vorteile der di erentiellen Logik
Die differentielle Stromlogik bietet gegenüber der CMOS-Logik Vorteile,
die sie für die Verwendung in mixed-signal-Systemen attraktiv macht. Der
3 Im Rahmen dieser Arbeit wurde ausschließlich die AMS 0,35 µm CMOS (C35)
Technologie verwendet [1].

1.2. Di erentielle Stromlogik 9
]
A
µ
[
L IL
ast
aststrom
6
5
4
3
2
1
0
Messung von Lastkennlinien
für verschiedene Biasströme I 0
Vlo = 0V
0 0,1 0,2 0,3 0,4 0,5 0,6 0,7 0,8
Lastspannung U Last [V]
Vlo = 0,2V
3,5µA
2,6µA
1,8µA
0,8µA
Abbildung 1.6: Gemessene Lastkennlinien für verschiedene Biasströme I0 und
Vlo-Spannungen von 0V bzw. 0,2V. Das Plateau stellt sich bei dem halben
Biassstrom ein.
konstante Stromfluss auch während eines Schaltvorgangs verhindert unregelmä
ige Spannungsabfälle der Versorgungsspannungen. Differentielle
Signale reduzieren elektromagnetische Abstrahlungen und vermindern Ladungsinjektionen
in andere Schaltungen, weiterhin sind sie unemp ndlicher
gegen äu ere Einflüsse. Es werden niedrigere Signalpegel für die differentielle
Logik benötigt, dies reduziert Übersprechen. Durch Ändern von Vlo kann
der Spannungshub der Signalpegel verringert und die Schaltgeschwindigkeit
der differentiellen Logik erhöht werden.
1.2.2 Nachteile der di erentiellen Logik
Der ständige Stromfluss der differentiellen Logik führt zu einer ständigen
Leistungsaufnahme. Die Leistungsaufnahme skaliert im Gegensatz zur CMOS-
Logik nicht mit der Schaltfrequenz. Bei Anwendungen mit moderaten Geschwindigkeitsanforderungen
lassen sich die Logikgatter der differentiellen
Logik jedoch mit Biasströmen von wenigen µA betreiben.
Aufgrund der höheren Komplexität der Logikgatter vergrö ert sich die

10 1. Di erentielle Stromlogik
benötigte Chipfläche, der Aufwand zur Erstellung von Layouts 4 ist grö er.
Zum einen verdoppeln sich durch die di erentiellen Signale alle Signalleitungen,
zum anderen führt die Notwendigkeit von drei Versorgungsspannungen
und zwei Biaspotentialen oft zu komplexeren Layouts als in CMOS-Logik.
Es existiert noch keine Möglichkeit, eine Hardwarebeschreibungssprache
zur Synthese von Schaltungen in differentieller Logik zu verwenden. Zur
Simulation müssen solche Schaltungen wie analoge Elektronik behandelt
werden, eine reine Logiksimulation ist bisher nicht möglich. Dies erhöht den
Entwicklungsaufwand und ist fehleranfälliger.
1.2.3 Schaltungen in di erentieller Logik
Im Folgenden sollen einige Logikgatter, ein Latch (Speicherelement) und ein
Tristate-Buffer (Bustreiber) vorgestellt werden.
Logikgatter
Das Grundprinzip der Implementation von Logikgattern in differentieller
Logik besteht in der Umlenkung des Biasstromes in Abhängigkeit der Eingangspegel.
Die Lasten wandeln diesen Strom in logische Pegel um. Das
Vorhandensein des komplementären Signals vereinfacht manche Logikfunktionen.
So ist ein logisches `UND' identisch zu einem `ODER', wenn sowohl
Ausgang als auch Eingänge negiert werden 5 . Abbildung 1.7 zeigt die Schaltung
für ein logisches `UND'.
Latch
Abbildung 1.8 zeigt die Schaltung eines Latches. Wird das Latch über das
Load-Signal transparent geschaltet, entspricht der Ausgang dem Eingang.
Im Speicherzustand stabilisiert eine Rückkopplung der Ausgänge auf ein
differentielles Eingangspaar das Ausgangssignal.
Tristate-Bu er
Tristate-Bu er werden als Bustreiber verwendet, falls mehrere Sender einen
gemeinsamen Bus zur Datenübertragung nutzen müssen. Diese Bustreiber
verfügen neben zwei logischen auch über einen hochohmigen Ausgangszustand.
Zur Realisierung eines hochohmigen Ausgangszustandes muss die
differentielle Logik modifiziert werden. Die Tristate-Buffer verfügen über
keine eigene Last und leiten nur im aktiven Fall ihren Biasstrom auf den
Bus. Im hochohmigen Fall wird der Biasstrom direkt nach Vlo geleitet. Der
4 Als Layout wird die Umsetzung einer elektrischen Schaltung in geometrische Formen
bezeichnet, durch die Leiterbahnen, Transistoren, etc. de niert werden.
5 A ∧ B = A ∨ B

1.2. Di erentielle Stromlogik 11
A A
B B
OUT
I 0
OUT
Abbildung 1.7: Schaltung eines logischen `UND' bzw. `ODER' in differentieller
Logik.
Bus wird mit einer einzigen Last abgeschlossen, um aus den Strömen wieder
logische Pegel zu gewinnen. Abbildung 1.9 zeigt die Implementation
des Tristate-Buffers. Zur Reduzierung von Leckströmen im hochohmigen
Zustand wurden an den Ausgängen zusätzliche di erentielle Paare eingefügt.
Diese reduzieren ebenfalls die kapazitive Einkopplung der Eingangssignale
des Tristate-Bu ers auf den Bus. Simulationen zeigen einen Leckstrom eines
hochohmigen Bustreibers auf den Bus von < 1nA.

12 1. Di erentielle Stromlogik
Load Load
D
OUT
I 0
Abbildung 1.8: Schaltung eines Latches in differentieller Logik
D
OUT

1.2. Di erentielle Stromlogik 13
EN
D
EN
OUT
EN
EN
bus bus
OUT
Abbildung 1.9: Ein Tristate-Bu er (Bustreiber) in di erentieller Logik. Im
hochohmigen Ausgangszustand (EN=low) wird der Biasstrom I0 nach Vlo
abgeführt, andernfalls auf den Bus geleitet. Die Lasten existieren nur einmal
pro Bus und werden daher auch als Busreceiver bezeichnet.
I 0
D
EN
Vlo
EN

14 1. Di erentielle Stromlogik

2. Entwicklung einer neuen
Signalverarbeitungselektronik für
Compton-Polarimetrie
2.1 Einleitung
An der Bonner Elektronen Stretcher Anlage (ELSA) werden Doppelpolarisationsexperimente
durchgeführt. Dazu werden spinpolarisierte Elektronen an
polarisierten Targets gestreut. Dies erlaubt die Untersuchung der Spinstruktur
und der spinabhängigen Wirkungsquerschnitte der Target-Nukleonen.
Will man einen polarisierten Elektronenstrahl zur Verfügung stellen, wird
neben der Quelle für die polarisierten Elektronen ein polarisationserhaltender
Beschleunigungsprozess benötigt. Dazu ist es wichtig, schnelle Polarisationsmessungen
durchzuführen, um Korrekturma nahmen gegen depolarisierende
Resonanzen optimieren zu können.
2.1.1 Compton-Polarimetrie
Die Methode der Compton-Polarimetrie basiert auf der Compton-Rückstreuung
von zirkular polarisierten Photonen an einem Strahl polarisierter Elektronen.
Wird die Polarisation der einfallenden Photonen von links-zirkular
nach rechts-zirkular geändert, so entsteht aufgrund der spinabhängigen Streuamplitude
eine Asymmetrie in der Verteilung der gestreuten Photonen. Für
transversal polarisierte Elektronen führt dies zu einer Verschiebung des
räumlichen Schwerpunktes des Rückstreupro ls. Diese gemessene Verschiebung
(Asymmetrie A) ist proportional zum Polarisationsgrad der Elektronen
Pe und der Photonen Pγ
2.1.2 Messverfahren
A / PePγ
Ein links- bzw. rechtspolarisierter Laserstrahl wird auf den Elektronenstrahl
gerichtet. Es kommt zur Compton-Streuung, bei der die Photonen einen
Lorentz-Boost aufgrund der hohen Elektronenenergien im GeV-Bereich erfahren.
Der Rückstreukegel hat einem Öffnungswinkel von einigen mrad. Die
Photonen werden 15m entfernt vom Wechselwirkungspunkt in einer Bleiplatte
(2 Strahlungslängen dick) in e + e − -Paare konvertiert und können dann

16 2. Entwicklung von Signalverarbeitungselektronik für Compton-Polarimetrie
e - (polarisiert)
Laser
Pb-
Konverter
Detektor
Abbildung 2.1: Compton-Polarimetrie: Schematischer Aufbau
von einem ortsau ösenden Detektor nachgewiesen werden (Abbildung 2.1).
Die Verschiebung des Pro lschwerpunktes bei Inversion der Laserpolarisation
und vollständig polarisiertem Elektronenstrahl beträgt ungefähr 60{70µm.
Die Gesamtgrö e des Profils (Standardabweichung) ist abhängig von der
Strahlenergie und beträgt ca. 4mm{6mm [4].
2.1.3 Anforderungen an das Detektorsystem
Da es nicht notwendig ist, individuelle Tre er der Rückstreuphotonen aufzuzeichnen,
ist für das Compton-Polarimeter ein zählendes Streifendetektorsystem
gut geeignet. Die einzelnen Signale jedes Detektorstreifens werden
direkt von der Signalverarbeitungselektronik gezählt und am Ende des Messintervalls
als Summe ausgelesen. Die erwartete Gesamtrate ist bei dieser
Anwendung kleiner als 1MHz. Der Pro lschwerpunkt soll mit einer Genauigkeit
von 1µm bestimmt werden können. Wird ein geeignetes Modell (vgl. [4])
an die gemessene Verteilung angepasst, so reicht eine Streifenbreite von 50µm
für die gewünschte Genauigkeit aus.
2.1.4 Motivation
Die in dieser Arbeit beschriebene Signalverarbeitungselektronik für Compton-
Polarimetrie stellt eine Nachfolgeentwicklung zu einem Detektormodul dar,
welches 1999 im Physikalischen Institutes der Universität Bonn entwickelt,
aufgebaut und getestet wurde [8, 13]. Auf einer Platine wurde ein einseitiger
Silizium-Streifendetektor mit kommerziellen Verstärkerchips und Zählerchip-
Eigenentwicklungen verbunden. Der Streifendetektor 1 besitzt 768 Kanäle, von
denen nur jeder zweite ausgelesen wurde. Drei Verstärkerchips des Typs IDE
CA1 [9] und die Zählerchips mit jeweils 128 Kanälen wurden parallel durch
Wirebonds (Ultraschall-Mikroschwei verbindungen) mit dem Streifendetektor
verbunden.
1 Micron Semiconductor Ltd.

2.1. Einleitung 17
Eingang
enable
externes
refresh
1 14 15
Abbildung 2.2: Zählerarchitektur des alten Zählerchips.
Ausgang
Da Unzulänglichkeiten der Zählerchips letztendlich ausschlaggebend für
die Entwicklung eines neuen Chips waren, soll auf die Problematik näher
eingegangen werden. Der Zählerchip wurde in einem 2,4 µm-CMOS-Prozess
hergestellt. [5] Er besteht aus 128 Zählern, die durch ein 15-Bit Schieberegister
mit linearer Rückkopplung realisiert wurden. Fünfzehn synchron getaktete
Flipflops bilden ein Schieberegister, bei dem das letzte und vorletzte Bit
über eine logische XOR-Verknüpfung auf den Eingang des ersten Flipflop
rückgekoppelt sind. Sofern der Anfangszustand des Schieberegisters ungleich
Null ist, ändert es mit jedem Takt seinen Inhalt. Es durchläuft eine umkehrbar
eindeutige pseudo-zufällige Bitsequenz der Länge 2 15 1 aus der mittels
einer Lookup-Tabelle die Anzahl der Zähltakte berechnet werden kann. Zur
Ermöglichung einer seriellen Auslese können alle 128 Schieberegister zu einem
128 15-Bit Schieberegister in Reihe geschaltet werden. Abbildung 2.2 gibt
einen Überblick über die alte Zählerarchitektur. Die Schieberegister bestehen
aus dynamischen Flipflops. Diese verlieren ihren Informationsinhalt, wenn
für eine bestimmte Zeit nicht getaktet wurde. Um dies zu vermeiden, ist das
Eingangstaktsignal eine logische Oder-Verknüpfung eines externen Refresh-
Signals (ca. 1kHz) mit dem eigentlichen Eingangssignal. Weiterhin besteht
die Möglichkeit den Zählereingang mittels eines externen Enable-Signals zu
deaktivieren.
Erste Hinweise auf ein Problem haben sich dadurch gezeigt, dass in den gemessenen
Strahlpro len ab und zu einzelne Kanäle unkorrelierte Zählerstände
aufwiesen. Als Ursache konnte die Pulsbreite des Eingangssignals der Zähler
ausgemacht werden. Jedes Flip op benötigt eine minimale Pulsbreite seines
Taktsignales um zu schalten. Herstellungsbedingte Parametervariationen
führen zu einer Dispersion dieser minimal nötigen Pulsbreite. Diese Exemplarstreuung
führt dazu, dass bei einem kurzen Puls nicht alle Flipflops eines
Zählers schalten. Kurze Pulsbreiten entstehen z.B. durch zwei schnell aufeinander
folgende Detektorereignisse, können aber auch durch eine unglückliche
Phasenlage des Eingangssignals zu dem Refresh- bzw. Enable-Signal entstehen.
Ein solches Ereignis führt zu einem neuen Zählerstand, der aufgrund der
pseudo-zufälligen Natur der Zählsequenz nicht notwendigerweise in der Nähe
des alten Zählerstandes liegen muss. Ein weiterer Nachteil des Zählerchips

18 2. Entwicklung von Signalverarbeitungselektronik für Compton-Polarimetrie
ist die gro e Totzeit, die durch die Auslese der 128 15-Bit entsteht, da die
Zähler deaktiviert werden müssen, während sie seriell ausgelesen werden.
Die Aufgabe eines neuen Designs der Zähler- und Ausleseelektronik ist es,
das vorliegende Problem der Zähler zu lösen und simultanen Betrieb und
Auslese bei einer möglichst einfachen Ansteuerung zu ermöglichen.
2.2 Aufbau der Signalverarbeitungselektronik
Um die Probleme des alten Systems zu lösen, wurde ein neuer Chip entwickelt
[11]. Die Trennung von Verstärkerchip und Zählerchip wurde aufgehoben
und beide Funktionen auf einem Chip integriert. Folgende Liste gibt einen
Überblick über die wichtigsten Merkmale.
128 individuelle Signalverarbeitungskanäle
Analogdesign mit ladungsemp ndlichem Vorverstärker, zweistu gem
CR-RC Shaper und Komparator
I 2 C-Interface 2 zur Konfiguration von Kontrollregistern und zur Einstellung
interner DAC s (Digital-Analog-Konverter)
Abstand der Anschlusspads von 45,6µm ist kompatibel zur IDE VA
Familie [9]
Umsetzung der digitalen Schaltungen vollständig in differentieller
Stromlogik
Vereinfachte Ansteuerung der digitalen Funktionen und der Datenauslese
Simultaner Betrieb (Zählen) und Auslese der Daten ist möglich. Verringerung
der Totzeit auf wenige Auslesetakte.
Fertigung des Chips in AMS C35B4 0.35µm Technologie
Im Rahmen der vorliegenden Diplomarbeit wurde der Digitalteil des Chips
entwickelt und konzipiert. Besondere Herausforderungen bestanden in der
ausschlie lichen Verwendung der differentiellen Stromlogik und der Erstellung
von kompakten Designs zur Einhaltung der vorgegebene Kanalbreite von
40µm.
Im Folgenden wird nach einem kurzen Überblick über den Analogteil des
Chips detaillierter auf die digitale Funktionalität eingegangen.
2.2.1 Analoge Signalverarbeitungskette
Die analogen Schaltungen wurden im Rahmen der Chipentwicklung neu
entworfen [10]. Der ladungsempfindliche Vorverstärker wurde als gefaltete
2 Der I 2 C-Bus (Abkurzung fur Inter Integrated-Circuit bus) ist ein von Philips in den
80‘er Jahren entwickelter universeller Kontrollbus fur Kommunikation zwischen diversen
Systemkomponenten.

IN
2.2. Aufbau der Signalverarbeitungselektronik 19
R f1
Cf1
Rpz
Cac
R f2
C f2
Rf3
Vorverstärker Shaper
R f3
Cf3
ref
U
TRIMM
DAC
5-Bit
-
+
Komparator
Abbildung 2.3: Ladungsempfindlicher Vorverstärker, CR-RC-Shaper und
Komparator bilden den analogen Teil des Chips.
Kaskode implementiert. Ein zweistu ger CR-RC-Shaper (Hochpa -Tiefpa -
Filter) erlaubt es eine Signalformung durchzuführen. Die gesamte Wechselspannungsverstärkung
des Vorverstärkers und des Shapers beträgt ca. 50
. Die Zeitkonstanten des Shapers sind im Bereich von 100-400ns einstellbar.
Eine sogenannte Pole-Zero Kompensation vermeidet Unterschwinger im
Signal nach dem Shaper und kann wahlweise deaktiviert werden. Das Ausgangssignal
des Shapers wird von einem Komparator mit einer einstellbaren,
globalen Schwelle verglichen. Dieser Komparator erzeugt ein Ausgangssignal
mit den Pegeln der differentiellen Stromlogik und erlaubt so die Ansteuerung
der Zähler. Um das Schaltverhalten der Komparatoren aller 128 Kanäle
anzugleichen, lässt sich die Komparatorschwelle in jedem Kanal über einen
5-Bit DAC feinjustieren.
Es wurden verschiedene Testmöglichkeiten implementiert. Über eine Injektionskapazität
lassen sich unabhängig von einem angeschlossenen Sensor Ladungen
in den Verstärkereingang injizieren. Die Ausgänge des Vorverstärkes
und des Shapers können direkt über analoge Signalausgänge beobachtet
werden. Abbildung 2.3 gibt einen schematischen Überblick über die analoge
Signalverarbeitungskette des Chips.
2.2.2 Digitale Signalverarbeitungskette
Jeder Kanal verfügt über einen Zähler, ein Speicherlatch und Tristate-
Bustreiber zur Ausgabe der Daten auf einen internen parallelen Bus. Mittels
eines parallel ladbaren Schieberegisters werden die Daten serialisiert. Durch
eine Ablaufsteuerung wird eine kontinuierliche Datenausgabe ohne Wartetakte
möglich, die durch ein einziges externes Signal gestartet werden kann. Im
Folgenden werden die Zählerarchitektur, serielle Datenausgabe und Ablaufsteuerung
vorgestellt. Abbildung 2.4 zeigt einen Gesamtüberblick über den
Digitalteil des Chips. In Abbildung 2.10 ist ein Pulsdiagramm der wichtigsten
Zähler

20 2. Entwicklung von Signalverarbeitungselektronik für Compton-Polarimetrie
Readout
CK
RowCK
Schieberegister
input
Output
Enable
RowReset
LoadLatch
Sequencer
CountEnable
Kanal 0 (Zähler, Latches, Bustreiber)
header
Select
Kanal 1
Kanal 127
3
data[0..12]
Schieberegister
Schieberegister
OUT
Abbildung 2.4: Der Sequencer besteht aus dem Generator für die Kanalkennungen,
und dem Frequenzteiler, dieser erzeugt das RowCK- und Select-Signal.
Das LoadLatch- und RowReset-Signal sind mit den Readout-Signal identisch.
Nacheinander wird jeder der 128 Kanäle zur Datenausgabe selektiert.
Zwei 16 Bit parallel ladbare Schieberegister serialisieren die gespeicherten
Zählerstände und geben die Daten aus dem Chip aus.
Signale dargestellt.
2.2.3 Zählerarchitektur
Die Zähler werden in Form asynchroner Binärzähler (engl. ripple counter)
realisiert. Asynchrone Binärzähler bestehen aus Flipflops, deren Ausgänge
invertiert auf ihre Eingänge rückgekoppelt sind. Das erste Flipflop wird durch
das Eingangssignal getaktet (siehe Abbildung 2.5), jedes weitere Flipflop
wird mit dem Ausgangssignal seines Vorgängers getaktet.
Asynchrone Binärzähler können mit wesentlich höheren Raten arbeiten
als synchrone Zähler, da sie nicht durch die Laufzeit von Logikgattern
limitiert sind. Die Flipflops sind statisch und speichern ihren Inhalt auch
ohne regelmäßigen Refresh-Takt.
Ein potentieller Nachteil der Zählerarchitektur besteht in der asynchronen
Arbeitsweise. Der Zählerinhalt ist erst nach einer bestimmten Zeit (rippledelay)
gültig. Dieses ripple-delay ist die Summe der Durchlaufzeiten der
einzelnen Flipflops.

2.2. Aufbau der Signalverarbeitungselektronik 21
Zusätzlich besteht nicht die Gefahr, dass zu kurze Pulse am Eingang den
Zählerstand zerstören. Ein solcher Puls am Eingang führt dazu, dass das
erste Flipflop nicht schaltet. Der Zählerstand weicht um eins von dem wahren
Wert ab, ausgeschlossen ist allerdings der Verlust des ganzen Zählerinhaltes.
Ein asynchroner Binärzähler in differentieller Stromlogik bietet zusätzlich
den Vorteil der Einstellbarkeit der maximal möglichen Eingangsrate über
den Bias-Strom. Bei einer Leistungsaufnahme von 5µW pro Flipflop funktioniert
der Zähler bis 10MHz. Eine Maximalrate von 150MHz wird bei
einer Leistungsaufnahme von 16µW pro Flipflop erreicht. Die Leistungsaufnahme
der Flipflops kann auf dem Chip durch Änderung entsprechender
DAC-Einstellungen angepasst werden.
Implementation
In jedem der 128 Kanäle be ndet sich ein 13-Bit asynchroner Binärzähler mit
Rücksetzmöglichkeit. Das Zurücksetzen der Flipflops wird durch das externe
CountReset-Signal ausgelöst, und ist nicht von einem Taktsignal abhängig
(asynchrones Clear).
Um gleichzeitiges Zählen und Auslesen zu ermöglichen, müssen die Zählerstände
in jedem Kanal zwischengespeichert werden. Dies leistet ein Latch
welches parallel an jeden Zählerausgang angeschlossen ist. Der Ausgang jedes
Latches ist über einen Tristate-Bu er (Bustreiber) mit einem 13-Bit breiten
Bus verbunden.
Zur Speicherung des Zählerinhaltes in dem Latch muss die Gültigkeit des
Zählerinhaltes sichergestellt sein. Dazu muss der Zählvorgang kurzzeitig
unterbrochen werden. Der Zählereingang ist logisch (UND) mit dem globalen
CountEnable-Signal verknüpft. Dieses CountEnable-Signal erlaubt ferner die
genaue zeitliche Festlegung der Messdauer. Einen schematischen Überblick
der Zählerarchitektur gibt Abbildung 2.5.
Für das Design der Zähler, Latches und Bustreiber gelten besondere Randbedingungen.
Jeder der 128 Kanäle darf eine maximale Breite von 40µm nicht
überschreiten, um den vorgegebenen Abstand der Anschlusspads einzuhalten.
Hierzu wurde eine Zelle entworfen, die ein Zähler-Flipflop, ein Latch
und den Bustreiber integriert. Die 13-Bit breite Struktur entsteht durch
Aneinanderfügen von dreizehn identischen Zellen. Abbildung 2.6 zeigt das
Layout.
2.2.4 Serielle Datenausgabe
Die Zählerstände der einzelnen Kanäle werden nach der Speicherung in den
Latches nacheinander über die Bustreiber auf einen internen, 13 Bit breiten
Bus getrieben. Die Daten sollen zur Ausgabe aus dem Chip serialisiert werden,
wobei eine kontinuierliche Datenausgabe ohne Wartetakte gewünscht wird.

22 2. Entwicklung von Signalverarbeitungselektronik für Compton-Polarimetrie
CountEnable
Input
CountReset
LoadLatch
OutputEnable
D Q
0 1 12 Zähler
RST
D
LD
EN
Q
D Q
RST
data0 data12
Bus
D
LD
EN
Q
D Q
RST
D
LD
EN
Q
Latches
Tristate
Bustreiber
Abbildung 2.5: Schematische Darstellung der Zählerarchitektur eines Kanals.
Zur Vereinfachung werden differentielle Signale nur mit einer Leitung
gekennzeichnet.
Implementation
Zur Serialisierung werden parallel ladbare Schieberegister eingesetzt. Diese
Schieberegister bestehen aus Flipflops, in deren erstes Latch ein Eingangsmultiplexer
integriert wurde.
Die Geschwindigkeit der Bustreiber in den 128 Kanälen limitiert die Auslesegeschwindigkeit,
da ihnen genug Zeit zur Verfügung stehen muss, bis sich
ihr Ausgang nach dem Umschalten auf den nächsten Kanal stabilisiert hat.
Folgende Abschätzung soll dies verdeutlichen:
Die internen Busleitungen sind ca. 5800µm lang bei einer Breite von
0,6µm. Sie haben eine Gesamtkapazität von ca. 1200fF. Geht man
davon aus, dass der Bustreiber mit 3µA Strom eine Lastkapazität
umladen kann, und die typische Signalamplitude U=0,4V ist, so ist
die benötigte Zeit zum Umladen dieser Kapazität nach t I = C U
ca. 160ns. Dabei wurde der Leitungswiderstand von ca. 700 nicht
berücksichtigt. Daraus berechnet sich eine maximale Kanalfrequenz
von ca. 6MHz.
Um die Datenausgabe wegen der langsamen Bustreiber nicht durch Wartetakte
unterbrechen zu müssen, werden zwei parallel ladbare Schieberegister
eingesetzt. Diese werden wechselweise mit dem Select-Signal (Ping-Pong-
Prinzip) zwischen ‘parallel laden’ und ‘seriell schieben’ umgeschaltet. Die
seriellen Ausgänge dieser beiden Schieberegister werden über einen Multiplexer
zusammengefasst und mittels eines weiteren Flipflops nochmals mit dem

2.2. Aufbau der Signalverarbeitungselektronik 23
vddd!
Vlo!
Vn
gndd!
gnd!
Vp
ResetCount
VpBus
OutputEnable
CK(in) CK(out)
LoadLatch
Flipflop (Zähler) Bustreiber Latch
Abbildung 2.6: Layout von Zähler-Flipflop, Latch und Bustreiber. Die Dimensionen
der Zelle sind 25 × 30µm 2 (H×B). CK(in) und CK(out) bezeichnen
den Takteingang und den Datenausgang des Flipflops.
Ausgabetakt synchronisiert (Abbildung 2.7).
Kanalkennung Die Schieberegister zur seriellen Datenausgabe wurden auf
16 Bit Breite erweitert. Diese zusätzlichen Bits enthalten die niederwertigsten
drei Bits der Nummer des Kanals, dessen Daten sich in dem Schieberegister
befinden (z.B. ‘000’ für Kanal #24 oder ‘101’ für Kanal #29). Diese so
genannte Kanalkennung erlaubt eine einfachere Orientierung in den seriellen
Daten und vereinfachen so die Inbetriebnahme des Chips. Die Erweiterung
auf 16 Bit vereinfacht ebenfalls die computerunterstützte Datennahme.
BUS

24 2. Entwicklung von Signalverarbeitungselektronik für Compton-Polarimetrie
CK
Select
interner Datenbus
D
0 1 12
D Q
Q D Q D Q
D Q
D Q
serielle
Ausgabe
Abbildung 2.7: Zwei parallel ladbare Schieberegister arbeiten im Wechsel zur
Serialisierung der Daten.
2.2.5 Selektierung der Kanäle zur Ausgabe
Die Bustreiber der 128 Kanäle müssen nacheinander eingeschaltet werden,
damit die gespeicherten Zählerinhalte von den parallel ladbaren Schieberegistern
verarbeitet werden können. Nach jeweils 16 Auslesetakten muss der
nächste Kanal aktiviert werden.
Implementation
Mittels eines 128-Bit Schieberegisters sollen die Kanäle selektiert werden
(Abbildung 2.8). Dabei ist das erste Flip op invertiert an die 127 folgenden
Flipflops angeschlossen. Die Ausgänge dieser Flipflops dienen zur Aktivierung
der Bustreiber (OutputEnable-Signal in Abbildung 2.5) der einzelnen Kanäle.
Nach einem RowReset-Signal das OutputEnable-Signal für Kanal #0 aktiv.
Mit jedem RowCK-Takt wird der nächste Kanal aktiviert. Folgendes Diagram
illustriert dies.
RowCK ��������������. . .
RowReset �����������. . .
OutputEnable #0 �����������. . .
OutputEnable #1 �����������. . .
OutputEnable #2 �����������. . .
2.2.6 Vervollständigung der Auslesekette
Zur Vervollständigung der Auslesekette werden neben den bisher dargestellten
Blöcken der Zählerarchitektur, der parallel ladbaren Schieberegister zur
Datenausgabe und dem Schieberegister zur Kanalselektierung auch die Signale
LoadLatch, RowReset, RowCK und Select benötigt. Diese könnten extern
generiert werden.

2.2. Aufbau der Signalverarbeitungselektronik 25
1
RowReset
RowCK
D Q
RST
D Q
RST
D Q
RST
OutputEnable 0
OutputEnable 1
OutputEnable 2
Abbildung 2.8: Schieberegister zur Aktivierung der Bustreiber der einzelnen
Kanäle des Chips
Zur Vereinfachung der Ansteuerung wird ein Sequencer (Ablaufsteuerung)
auf dem Chip die Generierung obiger Signale übernehmen. Ebenso wird
dieser Sequencer die Kanalkennungen für die Datenausgabe erzeugen.
Die Ansteuerung ist mittels eines einzigen Taktsignals (CK) und einem Signal
zum Starten der Auslese (Readout) möglich. CountReset und CountEnable
müssen zum Betrieb des Chips vom Anwender kon gurierbar bleiben, und
sind ebenfalls als externe Signale realisiert.
Implementation
Das externe Readout-Signal wird direkt an die Leitungen für LoadLatch und
RowReset angeschlossen. Der Anwender muss die Deaktivierung der Zähler sicherstellen
(CountEnable = `0') während Readout gesetzt ist. Mit der fallenden
Flanke von Readout speichern die Latches die aktuellen Zählerstände.
Frequenzteiler
Alle 16 Auslesetakte muss eine fallende Flanke für das RowCK-Signal erzeugt
werden. RowCK soll also sechzehnfach gegenüber CK untersetzt sein
( 1
16CK). Bei jedem sechzehnten Auslesetakt muss sich das Select-Signal ändern,
um das Ausgabe- Schieberegister zu wechseln, Select entspricht also 1
32CK. Simulationen mit einem asynchronen Frequenzteiler haben gezeigt, dass die

26 2. Entwicklung von Signalverarbeitungselektronik für Compton-Polarimetrie
CK
½CK
¼CK ⅛CK
Abbildung 2.9: 3-Bit synchroner Binärzähler (exemplarisch). Ähnlich wie
bei einem asynchronen Zähler wird der Ausgang der Flipflops negativ auf
den Eingang rückgekoppelt. Mittels eines XOR wird diese Rückkopplung
genau dann aktiv, wenn alle Ausgänge (UND) der vorherigen Flip ops auf
`1' liegen.
Phasenverschiebung der einzelnen Ausgänge aufgrund des ripple-delays nicht
mehr akzeptabel war. In di erentieller Stromlogik wurde daher ein synchroner
5-Bit Binärzähler als Frequenzteiler implementiert (siehe auch Abbildung
2.9).
Der Frequenzteiler ist ein Vorwärtszähler und wird mit dem Readout-Signal
auf Null gesetzt. Die Implementation als Vorwärtszähler bedeutet, dass die
erste steigende Flanke des RowCK-Signals nach 8 CK-Takten erscheint, die
erste Änderung des Select-Signals erst nach 16 CK-Takten. So ist sichergestellt,
dass die Bustreiber des ersten Kanals (#0) 16 CK-Takte Zeit zur
Stabilisierung ihrer Ausgänge haben. Allerdings führt dies zur Ausgabe von
17 Bit 3 ungültigen Daten zu Beginn der Auslese.
Erzeugung der Kanalkennungen Aus Gründen der Ansteuerung wird zusätzlich
ein 3-Bit asynchroner Zähler mit dem RowCK-Signal versorgt. Dieser
Zähler durchläuft die Sequenz von ‘000’ bis ‘111’ und enthält somit die
niederwertigsten drei Bits der Kanalnummer. Die Ausgänge dieses Zählers
werden an die höchstwertigen Bits der Schieberegister zur Datenausgabe
angeschlossen.
2.2.7 Erweiterte Testmöglichkeiten
Um eine detaillierte Analyse der digitalen Funktionen zu ermöglichen, wurden
erweiterte Testmöglichkeiten eingebaut. Über die I 2 C-Schnittstelle lässt sich
jedes vom Sequencer erzeugte Signal emulieren. Die Bustreiber in jedem
einzelnen Kanal lassen sich ebenfalls manuell einschalten. Auf diese Weise
lässt sich auf das 128-Bit Schieberegister verzichten und die Auslese kann
blockweise getestet werden.
3 16 Takte + 1 Takt durch zusatzliches Flip op am Ausgang

CK
RowCK
Select
2.3. Erste Messergebnisse 27
CountEnable
Readout
16 16 16 16 16
OUT 17 (ignore) D #0 0 0 0 D #1 0 0 1 D #2 0 1 0 D #3 0 1 1
Abbildung 2.10: Pulsdiagram der wichtigsten Signale. Setzen von Readout
speichert die Zählerstände und setzt Sequencer und Zeilen-Schieberegister
zurück. Nach 17 CK-Takten liegen gültige Daten am Ausgang an. Alle
Flip ops ändern mit der fallenden Flanke von CK ihren Ausgang, die Daten
an OUT können also mit der steigenden Flanke von CK extern übernommen
werden. Gezeigt sind die header-bits im Datenstrom an OUT. Die Verwendung
von CountReset bleibt dem Anwender überlassen.
2.3 Erste Messergebnisse
Bei ersten Tests konnte die Funktionalität der analogen Schaltungen, der
Zähler und der Auslesearchitektur gezeigt werden. Der Sequencer erzeugt
korrekte Kanalkennungen und interne Steuersignale. Mittels der Injektion
von Ladungspulsen in den Vorverstärker können Zählerstände reproduzierbar
inkrementiert werden. Diese Zählerstände lassen sich speichern und auslesen.
2.3.1 Ausblick
Um ein vollständiges System zur Compton-Polarimetrie aufzubauen ist eine
weitergehende Charakterisierung des Digitalteils wichtig, die nicht Gegenstand
der vorliegenden Arbeit war.
Bestimmung der maximalen Auslesefrequenz
Messung von `ripple-delays' der Zähler
Bestimmung der minimalen Totzeit
Einfluss der Auslese auf Rauschen der analogen Schaltungen

28 2. Entwicklung von Signalverarbeitungselektronik für Compton-Polarimetrie

3. Zählende und integrierende
Detektorelektronik für biomedizinische
Bildgebung
3.1 Einleitung
Die Röntgenbildgebung pro tiert besonders von modernen Halbleiterdetektoren.
In der Medizin werden die höhere Nachweise zienz und der grö ere
dynamische Bereich 1 von Halbleiterdetektoren gegenüber Film-Folien-Systemen
geschätzt. Die daraus resultierende höhere Emp ndlichkeit und der
grö ere Belichtungsspielraum erlauben es, die Strahlendosis bei gleichbleibender
Bildqualität zu reduzieren. Dies führt indirekt zu einer niedrigeren
Dosisbelastung für den Patienten. Die schnelle Bildwiedergabe, und die
Möglichkeit Bilddaten digital zu erfassen, ermöglichen Computertomographie,
mittels welcher eine dreidimensionale Objektrekonstruktion möglich
ist.
Die Signalverarbeitungselektronik für direkt konvertierende Halbleiterdetektoren
zur Detektion von Röntgenstrahlung implementiert häufig eine
Einzelpulszählung der Photonen, oder alternativ dazu eine Integration des
Signalstromes. Im Folgenden soll ein Konzept vorgestellt werden, welches
beide Methoden, Zählung und Integration, vereint.
Gegenstand dieser Arbeit war die Entwicklung einer Ladungspumpe (Kapitel
5) und die Implementation einer e zienten Zählerstruktur (Kapitel 3.2.2)
für einen auf diesem Konzept basierenden Prototypchip.
3.1.1 Einzelpulszählung
Zur Einzelpulszählung von Photonen wird das verstärkte Signal eines Detektors
durch einen Komparator mit einer Schwelle verglichen und gezählt, falls
es diese überschreitet. Bei hohen Signalraten kommt es vermehrt zu dicht
aufeinander folgenden Pulsen, die nicht mehr unterschieden werden können.
Das kleinste messbare Signal ist hingegen ein Photon pro Messintervall. Ohne
die Verwendung von mehreren Schwellen, wie dies beispielsweise auf dem
1 Der dynamischer Bereich eines bildgebenden Systems ist der Bereich, der einen
deutlichen Bildkontrast aufweist.

30 3. Zählende und integrierende Detektorelektronik für biomedizinische Bildgebung
MPEC-Chip [6] implementiert wurde, lässt sich keine Aussage über das
Energiespektrum der Photonen treffen.
Der ATLAS-Pixeldetektor implementiert eine Energiemessung von Einzelereignissen.
Die Energieinformation wird in der Pulsbreite eines digitalen
Signales kodiert und ist gleichbedeutend mit der Zeit, die das Spannungssignal
des Vorverstärkerausgangs oberhalb der Komparatorschwelle liegt
(time over threshold-Messung). Da in einem typischen Messintervall nur ein
Ereignis erwartet wird, handelt es sich bei dem ATLAS-Pixeldetektor eher
um ein integrierendes als zählendes Detektorsystem.
3.1.2 Integration des Signalstromes
Durch die Integration des Signalstroms wird die Gesamtenergie aller Photonen
innerhalb eines Messintervalls bestimmt. Niedrige Signalströme lassen sich
aufgrund verschiedener Rauschbeiträge nur fehlerbehaftet messen. Die Messung
hoher Signalströme, jenseits des Arbeitsbereiches der Einzelpulszählung,
stellt jedoch kein Problem dar.
3.1.3 Nutzung beider Methoden
Um sowohl die Vorteile der Einzelpulszählung als auch die der Integration
des Signalstromes zu nutzen, wurde der CIX-Chip (counting and integrating
x-ray) entwickelt, der beide Konzepte vereint [12]. Der dynamische Bereich
soll so das Zählen einzelner Photonen und die Messung gro er Signalströme
umfassen. Im Überlappungsbereich beider Methoden lässt sich die mittlere
Energie pro Photon berechnen und eine spektrale Information erhalten.
In der Medizin liefern integrierende Systeme, wie ein klassischer Röntgen lm,
und zählende, auf Halbleiterdetektoren basierendeS Systeme verschiedenen
Bildkontrast. Ursache hierfür ist die Variation der spektralen Absorption der
Röntgenstrahlen bei unterschiedlichen Materialien wie Gewebe oder Knochen.
Die Verwendung des CIX-Konzeptes für biomedizinische Bildgebung kann
also diagnostische Vorteile bieten. Im Folgenden wird das Funktionsprinzip
des CIX-Chips mit Schwerpunkt auf die Anforderungen an die Zählerstruktur
näher erläutert.
3.2 Funktionsprinzip des CIX-Chips
Ein neuer Prototypchip (CIX 0.2) wurde entwickelt. Dieser verfügt über 64
einzelne Pixel, die in einer 8×8-Matrix angeordnet sind. Jeder dieser Pixel
enthält analoge Schaltungen, die eine Einzelpulszählung und gleichzeitige
Integration des Eingangssignals ermöglichen.
Das Eingangsignal kann von Schaltkreisen zur Ladungsinjektion simuliert
werden oder von einem angeschlossenen Sensor stammen. Ein ladungsemp ndlicher
Vorverstärker erzeugt ein zur Ladung proportionales Spannungssignal

3.2. Funktionsprinzip des CIX-Chips 31
Ladungspumpe
Cintegrator
Verstärker
VSchwelle2
- Rückkopplung Vorverstärker
- Signalduplikation
- Leckstromkompensation
CRückkopplung
Vorverstärker
Signalquelle
VSchwelle1
Komparator
+
-
Komparator
+
-
- Kontrolllogik
- Ladungszähler
- Zeitzähler + Latches
Einzelpulszähler
Integrator
Rückkopplung
Einzelpulszählung
Abbildung 3.1: CIX: Einzelpulszählung und Integration des Signalstromes
welches von einem Komparator mit einer einstellbaren Schwelle verglichen
wird. Bei Überschreiten der Schwelle wird der sogenannte Einzelpulszähler
inkrementiert. Die Rückkopplungschaltkreise des ladungsemp ndlichen Vorverstärkers
erfüllen zweierlei Aufgaben. Neben der Kompensation von auftretenden
Detektorleckströmen wird das Eingangssignal zum Zweck der
Integration dupliziert (siehe Abbildung 3.1).
Der Integrator ist ein ladungsempfindlicher Verstärker mit einer Rückkopplungskapazität
von 30fF, diese ist sechsfach grö er als die Rückkopplungskapazität
des Vorverstärkers. Falls das Ausgangsspannungssignal des Integrators
eine bestimmte Schwelle überschreitet, löst eine Kontrolllogik synchron
zu einem externen Takt eine Ladungspumpe aus. Diese zieht eine einstellbare
Ladungsmenge von der Rückkopplungskapazität ab.

32 3. Zählende und integrierende Detektorelektronik für biomedizinische Bildgebung
3.2.1 Digitalisierung des Signalstroms
Der Signalstrom wird aus der Anzahl der gepumpten Ladungspakete in einem
Messintervall und der verstrichenen Zeit zwischen dem ersten und letzten
Pumpzyklus bestimmt. Von einem Zähler (Ladungszähler) wird die Anzahl
der gepumpten Ladungspakete aufgezeichnet. Das Integratortaktsignal wird
zur Inkrementierung eines weiteren Zählers (Zeitzähler) genutzt. Ein Latch
speichert den Zählerstand des ersten Pumpens in dem Messintervall. Ein
weiteres Latch speichert den aktuellen Zählerstand bei jedem Pumpen. Am
Ende des Messintervalls enthält dieses Latch somit den Zeit-Zählerstand des
letzten Pumpens. Aus der Di erenz der Latchinhalte nt, der Integratortaktfrequenz
, der Anzahl der gepumpten Ladungspakete nQ und deren Grö e
Q0 lässt sich der mittlere Signalstrom berechnen:
I = nQQ0
nt 1 /
Geht man von einer Konstanten Ladungsmenge Q0 aus, so entsteht einzig
durch die Zeitquantisierung ein Fehler. Die hier beschriebene Form der
Digitalisierung [3] besitzt die Eigenschaft, dass der relative Quantisierungsfehler
wegen der Quotientenbildung im gesamten Messbereich näherungsweise
konstant ist 2 .
3.2.2 Anforderungen an die Zählerarchitektur
Die emp ndliche analoge Elektronik des CIX-Chips stellt hohe Anforderungen
an das Rauschverhalten der digitalen Schaltungen. Die Pixelstruktur
integriert analoge und digitale Komponenten ohne gro e räumliche Abstände.
Um kapazitives Übersprechen zu reduzieren, wird die Zähler- und Auslesearchitektur
vollständig in differentieller Stromlogik implementiert.
Jeder Pixel besitzt drei Zähler (Zeit-, Einzelpuls- und Ladungszähler), diese
werden als asynchrone Binärzähler mit Resetfunktion realisiert. Für die
Speicherung von Zeitmarken sind zwei Latches vorgesehen, welche direkt
an den Zeitzähler angeschlossen werden. Die Inhalte der Einzelpuls- und
Ladungszähler sowie die der beiden Latches sollen ausgelesen werden können.
Die Totzeit während des Betriebes durch die Auslese soll minimal werden, um
die Strahlenbelastung eines Patienten bei einer medizinischen Anwendung zu
reduzieren. Daher müssen, um gleichzeitigen Zählbetrieb und Datenauslese
zu ermöglichen, die auszulesenden Daten im Pixel zwischengespeichert werden.
Diese Zwischenspeicherung wird von vier Auslese-Latches ermöglicht.
Diese vier Auslese-Latches werden über einen vierfach-Multiplexer und einen
Tristate-Bustreiber an einen internen Bus angeschlossen.
2 Im Gegensatz zu Analog-Digital-Konvertern (ADCs) mit aquidistanten Schwellen ist
hier der absolute Fehler konstant (bestimmt durch den Schwellenabstand), der relative
Diskretisierungsfehler wachst jedoch fur kleine Signale.

3.2. Funktionsprinzip des CIX-Chips 33
Einzelpulszähler
Ladungszähler
Latch
letztes Pumpen
Zeit-Zähler
Latch
erstes Pumpen
Ausleselatch
Ausleselatch
Ausleselatch
Ausleselatch
Multiplexer &
Bustreiber
Abbildung 3.2: Schematische Darstellung der Zählerarchitektur in einem
Pixel.
Abbildung 3.2 zeigt einen schematischen Überblick über die Zählerarchitektur.
Jeweils acht Pixel in der gleichen Spalte nutzen einen gemeinsamen Bus. Abbildung
3.3 zeigt einen detaillierteren Aufbau eines Bits der Zählerarchitektur.
Die Serialisierung der Daten zur Ausgabe erfolgt wie in Kapitel 2.2.4 beschrieben.
Grö e der Zähler
Alle Zähler und Latches werden als 16 Bit breite Strukturen ausgelegt. Die
Frage nach der tatsächlich notwendigen Grö e der Zähler und Latches hängt
von den Randbedingungen wie maximale Auslesegeschwindigkeit, maximaler
Signalstrom, maximal mögliche Zeit-Zählerfrequenz und maximale Dauer
des Messintervalls ab. Ein Ziel dieses Prototyp-Chips ist es, eine Aussage
über genau diese Parameter zu tre en. Die Zähler wurden gro zügig dimensioniert,
damit sie auch bei langen Messintervallen oder hohen Frequenzen
nicht limitierend wirken. Die Auslese der Daten wurde so konzipiert, dass
höchstwertige Bits nicht ausgelesen werden müssen. Dies kann verwendet
werden, um kleinere Zähler zu simulieren oder die Dauer der Auslese zu
reduzieren.
Besonderheiten der Zählerarchitektur
Da die Zähler- und Auslesearchitektur der im Kapitel 2.2 beschriebenen
\Signalverarbeitungselektronik für Compton-Polarimetrie" ähnelt, soll im Fol-
16

34 3. Zählende und integrierende Detektorelektronik für biomedizinische Bildgebung
Input
Readout
Input
OUT
Select
OutputEN
TimeLastLatch
Input
Readout
Time1stLatch
D Q
Q D
LD
D Q
D Q
Q D
LD
1
0
3
2
Q D Q D
LD
Q D Q D
LD
A
LD
A
LD
Einzelpulszähler
2 Ausleselatches
Ladungszähler
Multiplexer & Bustreiber
Ausgang auf Bus
Latch für Zeitpunkt des
letzten Pumpens &
Ausleselatch A
Zeit-Zähler
Latch für Zeitpunkt des
ersten Pumpens &
Ausleselatch A
Abbildung 3.3: Zählerarchitektur in einem Pixel, gezeigt ist ein Bit, die
Resetanschlüsse der Zähler-Flip ops sind nicht eingetragen. Zur Illustration
ist das Layout dieser Schaltung gegenübergestellt (Größe 12 × 200µm).

3.2. Funktionsprinzip des CIX-Chips 35
genden nur auf die besonderen Anforderungen für den CIX-Chip eingegangen
werden.
Motivation
Der Zählerstand des Zeit-Zählers wird jedesmal gespeichert, wenn die Integrator-Ladungspumpe
ausgelöst wird. Die Ladungspumpe arbeitet synchron
zu der Integratortaktfrequenz, diese gibt die maximale Pumpfrequenz vor
und dient auch zur Inkrementierung des Zeit-Zählers. Der Zeit-Zähler hat
als asynchroner Binärzähler ein ripple-delay. Für diese Zeitspanne ist der
Zählerinhalt nach einem Eingangstakt ungültig.
Da zum Zeitpunkt des Speicherns des Zählerinhaltes die Gültigkeit der Daten
sichergestellt sein muss, limitiert das ripple-delay die maximale Integratortaktfrequenz.
Ein Synchronzähler wäre prinzipiell für diese Aufgabe besser
geeignet, dieser benötigt allerdings aufgrund eines grö eren Schaltungsaufwandes
eine wesentlich größere Layout-Fläche.
3.2.3 Implementierung der Zählerstruktur
Durch Simulationen konnte gezeigt werden, dass der (alte) Zählerinhalt sicher
gespeichert wird, wenn der Eingangstakt des Zählers und das Speichersignal
des Latches synchron eintreffen. Dies ist jedoch potentiell riskant, da auf
dem Chip Signallaufzeiten eine geringfügige Verzögerung des Speichersignals
bedingen können. Selbst mit einer sehr geringen Frequenz wäre dann kein
sicheres Speichern des Zeit-Zählers möglich. Zur Umgehung dieses Problems
lässt sich die Phasenbeziehung des Speichersignals zum Eingangstakt des
Zeit-Zählers von 0 ◦ auf 180 ◦ ändern. Dies impliziert eine Verringerung der
Zählfrequenz, da für die Stabilisierung des Zählerinhaltes nun nur noch die
Hälfte der Zeit zur Verfügung steht. Auf Kosten der Zeitau ösung lässt sich
so aber ein sicherer Betrieb erreichen.
Die Layouts wurden in Hinblick auf parasitäre Kapazitäten und Grö e optimiert.
Insbesondere wurden die parasitären Kapazitäten für di erentielle
Signalleitungen angeglichen, um ein gleiches Schaltverhalten beider Signalausgänge
zu erreichen. Die Layouterstellung unterliegt bei einem Pixelchip
besonderen Randbedingungen. Eine festgelegte Pixelgrö e muss eingehalten
werden, hierfür müssen kompakte Layouts erstellt werden. Beispielsweise
konnte durch geometrische Veränderungen der Lasten der differentiellen
Logik (Abbildung 3.4) Fläche eingespart werden. Abbildung 3.3 zeigt das
Layout eines Bits der Zählerarchitektur.

36 3. Zählende und integrierende Detektorelektronik für biomedizinische Bildgebung
diode-connected
n-mos
Stromquelle
Vlo
Vn
gndd!
Eingänge
(a) (b)
Abbildung 3.4: Im Layout ist die Breite von Schaltungen in differentieller
Logik oft durch die Breite der Lastelemente vorgegeben. (a) zeigt zwei parallele
Lastelemente. In (b) wurden bei vier Lastelementen gemeinsame Sourceund
Drainanschlüsse zusammengefasst und die Transistoren platzsparend
angeordnet. Dadurch konnte die Breite von z.B. Flipflops bei gleichbleibender
Höhe um ca. 20% reduziert werden.

4. Messungen an Teststrukturen zur
Charakterisierung von Zählern in
di erentieller Stromlogik
Zur Charakterisierung von Zählern in differentieller Stromlogik wurde im
Rahmen dieser Arbeit ein Testchip entwickelt. Dieser erlaubt neben der Messung
des ripple-delays auch die Bestimmung der maximalen Zählfrequenzen,
und eine Funktionsüberprüfung der parallel ladbaren seriellen Schieberegister.
Im Folgenden werden der Testchip und der Messaufbau beschrieben, danach
werden Messungen und Ergebnisse dargestellt.
4.1 Aufbau des Testsystems
4.1.1 Funktionen des Testchips
Zur Messung der maximalen Zählfrequenzen verfügt der Testchip über einen
16-Bit Zähler mit Resetmöglichkeit. Dessen höchstwertiges Bit kann ausgelesen
werden. Ein weiterer Zähler wurde identisch zu dem Zeit-Zähler des
CIX-Testchips implementiert (siehe Abbildung 3.3). An diesen 16-Bit Zähler
sind zwei Latches parallel angeschlossen. Eines dieser Latches kann über
ein parallel ladbares Schieberegister ausgelesen werden, das andere Latch
stellt lediglich eine kapazitive Last für die Zählerausgänge dar und erfüllt
keine weitere Funktion. Abbildung 4.1 zeigt die Zähler und Auslesekette des
Testchips.
Die Auslese von Zählerständen erlaubt die Bestimmung einer Bit-Fehlerrate
der Zähler und Auslesekette. Der Zählerinhalt lässt sich speichern, selbst wenn
dieser aufgrund des ripple-delays einen ungültigen Inhalt aufweisen sollte.
Eine Analyse der Zählerstände erlaubt Rückschlüsse auf das ripple-delay.
Stromspiegel wie in Abbildung 4.2 wurden integriert, um die Bias-Spannungen
für die differentielle Logik zu erzeugen. Mittels externer Stromquellen
lässt sich so die Leistungsaufnahme der differentiellen Logik steuern und überwachen.
Die Bias-Spannungen für die p-Kanal Stromquellen und die n-Kanal
Lasten der differentiellen Logik lassen sich getrennt regeln. Jeder differentielle
Logikausgang des Testchips wurde mit einem Verstärker zur Entkopplung
von externen Lasten versehen. So ist sichergestellt, dass die kapazitive Last
der Anschlusspads, Wirebonds und Platinen-Leiterbahnen keinen Einfluss

38 4. Messungen an Teststrukturen di erentieller Stromlogik
CK
Reset
CK
Reset
Load
CK
Select
D Q
1 2 16
RST
D Q
1 2 16
RST
D
LD
Q
D Q
1
D Q
RST
D Q
RST
D
LD
Q
D Q
1
D Q
RST
D Q
RST
D
LD
Q
D Q
1
OUT
Zähler 1
Zähler 2
Latch
Data
Schieberegister
Abbildung 4.1: Zähler und Auslesekette des Testchips. Die Ausgänge des
zweiten Zählers sind über ein weiteres Latch kapazitiv belastet.
100
ILogicN
0.7
0.6
Vlo
Vn
ILogicP
25
1
50
0.7
0.6
vddd!
Abbildung 4.2: Stromspiegel zur Erzeugung von Biaspotentialen der differentiellen
Logik wie sie auf dem Testchip und auch generell für Simulationen
genutzt werden. Die Zahlenangaben bezeichnen das Verhältnis Breite/Länge
und Multiplizität der Transistoren.
25
1
Vp

4.1. Aufbau des Testsystems 39
Testchip
Adapterplatine
SmartCard
USB-System
Abbildung 4.3: Aufbau des Testsystems bestehend aus Adapterplatine, USB-
System und Smartcard
auf die Messungen hat. Dieser Verstärker wurde als Parallelschaltung von
zwanzig Invertern in differentieller Logik implementiert.
4.1.2 Adapterplatine
Der Testchip wurde in einem Chipträger befestigt und mit Wirebonds angeschlossen.
Eine Platine wurde erstellt, die einen Adapter-Sockel für das
Chip-Gehäuse enthält. Diese Platine stellt Anschlüsse für die Spannungs- und
Stromversorgung, für externe Pulsgeneratoren und für das USB-System zur
Verfügung. Zur Erzeugung differentieller Eingangssignale mit Signalpegeln der
differentiellen Logik werden auf der Platine analoge Multiplexer eingesetzt,
die mittels eines CMOS-kompatiblen Steuersignals zwischen einstellbaren
Spannungspegeln schalten. Ein Komparator am Ausgang des parallel ladbaren
Schieberegisters wandelt die differentiellen Signale in CMOS-Signale
um.
4.1.3 USB-System
Das USB 1 -System [14] stellt die Schnittstelle zwischen dem Testchip und
einem Computer dar. Es handelt sich dabei um eine Platine mit USB-
Schnittstelle, USB-Mikrokontroller und einem FPGA (field programmable
1 USB: universal serial bus

40 4. Messungen an Teststrukturen di erentieller Stromlogik
gate array). Das USB-System verfügt weiterhin über eine I 2 C- und SPI-Bus-
Schnittstelle 2 .
Bei dem FPGA handelt es sich um einen Logikschaltkreis, welcher mittels
einer Hardware-Beschreibungssprache frei programmierbar ist. Dieser Baustein
ermöglicht die Erzeugung der Ansteuerungssequenzen des Testchips und
anderer externer Geräte, und fungiert als eine Datentransfer-Schnittstelle
zwischen Testchip und Computer.
4.1.4 Smart-Card
Die sogenannte Smart-Card ist eine mittels dem SPI-Bus angesteuerte Erweiterung
des USB-Systems. Diese Platine stellt acht SMUs (source-measure
unit, Strom- und Spannungsquellen mit Überwachung) und drei weitere
Spannungsquellen zur Verfügung. Die SMUs dienen primär zur präzisen
Spannungs- und Stromeinstellung. Die SMUs der Smartcard erzeugen die
Biasströme für den Testchip und die Schaltpegel für die differentielle Logik.
Drei weitere Spannungsquellen werden zur Leistungsversorgung des Testchips,
der Multiplexer und des Komparators auf der Adapterplatine eingesetzt. Alle
Ströme und Spannungen lassen sich durch Software regeln und messen.
4.2 Eichung der Biasströme
Die hier verwendeten Stromspiegel zur Erzeugung der Bias-Spannungen
(Abbildung 4.2) arbeiten bedingt durch die endlichen Ausgangswiderstände
der Transistoren nur näherungsweise linear. Durch den Herstellungsproze
verursachte Variationen in Grö en und Flächenverhältnissen (mismatch) von
Transistoren führen ebenfalls zu einer Abweichung von dem eingestellten Untersetzungsverhältnis
von 1 : 50. Die genauen Biasströme der differentiellen
Logik wurden in Abhängigkeit des von der Smartcard erzeugten Stroms gemessen.
An einem der Ausgangsverstärker wurden die differentiellen Ausgänge
kurzgeschlossen und über ein Strommessgerät 3 mit Masse verbunden (Abbildung
4.4). Die n-Kanal Lasten der differentiellen Logik wurden deaktiviert.
Die Strommessung gegen Masse stellt sicher, dass kein Strom über die als
Diode geschalteten Transistoren flie t. Der endliche Ausgangswiderstand
der Schaltung führt zu einem erhöhten Strom uss bei Strommessung gegen
Masse. Der Ausgangswiderstand ist allerdings sehr gro (>9M ), da die
Eingangstransistoren des Inverters eine Kaskode für die Stromquelle bilden.
Simulationen ergaben eine vernachlässigbare Abweichung von 20nA bei einem
Strom von 8µA pro Inverter. Die Leistungsaufnahme P von Schaltungen wird
zu P = U I0 berechnet, wobei U die Versorgungsspannung von 2,4V ist. Die
2 Der SPI-Bus (Serial Peripheral Interface) ist ein serielles Bussystem ahnlich dem
I 2 C-Bus
3 Keithley SMU 2400

0.7
0.6
Vlo
0.7
0.6
4.3. Messung von Verzögerungszeiten 41
hier verwendeten Flip ops in differentieller Logik besteht aus zwei Latches,
hier gilt PFlip op = 2 U I0.
Vp
vddd!
high low
deaktivierte Lasten
I 0
externe
Strommessung
Abbildung 4.4: An einem Inverter wird der Biasstrom I0 gemessen.
4.3 Messung von Verzögerungszeiten
Die Verzögerungszeiten einzelner Flipflops 4 werden in Abhängigkeit der Leistungsaufnahme
gemessen. Daraus lässt sich das ripple-delay eines 16 Bit
Zählers bestimmen und Aussagen über die maximal mögliche Betriebsfrequenz
des CIX-Testchips treffen.
4.3.1 Messverfahren
Der Zähler wird mit einem Wert geladen. Mit einer zeitlichen Verzögerung
t nach dem letzten Eingangstakt wird der Zählerinhalt in dem Latch
gespeichert und ausgelesen Vlo (Abbildung 4.5). Als Wert wird 2
Vlo
15 gewählt. Der
letzte Eingangstakt ändert also den Zählerinhalt von 215 1 (0x7FFF) auf
215 (0x8000), dabei ändert sich jedes Bit des Zählers. Tabelle 4.1 zeigt den
zeitlichen Ablauf dieser Änderung mit seinen 16 möglichen Zwischenschritten.
Jeder dieser Zustände kann durch Variation des Speicherzeitpunktes des
Latches t gespeichert und später ausgelesen werden.
Um Fehlereinflüsse zu vermeiden, wurde zunächst die Verlässlichkeit der
vollständigen Auslesekette geprüft. Dazu wurde der Zähler wiederholt mit
4 Flipflops in der Konfiguration eines asynchronen Binarzahlers identisch zu dem Zeit-
Zahler des CIX 0.2 Prototypchips
A
50 A Hair per
Yes; and a sing
Could you bu
And peradven
51 Whose sec
Running Quic
Taking all shap
They change a
52 A moment
Immerst of Da
Which, for the
He doth Hims
53 But if in va
Of Earth, and
You gaze TO-D
TO-MORROW,
54 Waste not
Of This and Th
Better be jocu
Than sadden a
55 You know,
I made a Seco
Divorced old b
And took the
56 For Is and
And UP-AND-
Of all that one
was never dee
57 Ah, by my
Reduce the Ye
'Twas only str
Unborn To-mo
58 And lately
Came shining
Bearing a Vess
He bid me tas
59 The Grape
The Two-and-
The sovereign
Life's leaden m
60 The might
That all the m
Of Fears and S
Scatters befor
61 Why, be th
Blaspheme th
A Blessing, we
And if a Curse
62 I must abju
Scared by som
Or lured with
To fill the Cup
63 Of threats
One thing at l
One thing is c
The Flower th
64 Strange, is
Before us pass
Not one retur
Which to disco
65 The Revela
Who rose befo
Are all but Sto
They told thei
66 I sent my S
Some letter o
And by and b
And answer'd
67 Heav'n bu
And Hell the S

42 4. Messungen an Teststrukturen di erentieller Stromlogik
Zähler-Eingangssignal
Latch-Speichersignal
letzter
Takt
Δt
Abbildung 4.5: Die Zähler ip ops ändern ihren Zustand letztmalig mit der
fallenden Flanke des letzten Taktes. Das Latch friert seinen Inhalt mit der
fallenden Flanke des Speichersignals ein.
Zustand Zählerstand
MSB LSB
0 0111 1111 1111 1111 0x7FFF
1 0111 1111 1111 1110
2 0111 1111 1111 1100
3 0111 1111 1111 1000
. . . .
13 0110 0000 0000 0000
14 0100 0000 0000 0000
15 0000 0000 0000 0000
16 1000 0000 0000 0000 0x8000
Tabelle 4.1: Zeitliche Abfolge der Zählerstandsänderung von 2 15 1 (0x7FFF)
auf 2 15 (0x8000)
einer Zufallszahl im Bereich von 0 bis 2 16 1 geladen und anschlie end
ausgelesen. Bei diesen Langzeittests traten keine Fehler auf, die Bitfehlerrate
konnte zu kleiner als 1; 7 10 −8 bestimmt werden.
Zur Durchführung dieser Messung wurde für den FPGA-Prozessor des USB-
Systems eine Zustandsmaschine implementiert. Diese erzeugt das Eingangsund
Resetsignal für den Zähler und steuert die Datenauslese. Das Speichersignal,
ausgelöst durch ein Triggersignal der Zustandsmaschine, wird
von einem Pulsgenerator erzeugt. Ein Computer übernimmt die Einstellung
der Bias-Ströme über die Smartcard, die Einstellung der Zeit t über den
Pulsgenerator und die Auswertung der Zählerstände. Die zurückgelesenen
Zählerstände werden in die in Tabelle 4.1 benannten Zuständen übersetzt.
Für jede eingestellte Zeit t wird die Messung mehrfach wiederholt. Eine
absolute Bestimmung der Zeit t ist nicht möglich, da der Einfluss von
Signallaufzeiten nicht exakt bestimmt werden kann. Relative Zeiten zwischen
zwei Zuständen lassen sich jedoch ohne diesen Fehler angeben.

4.3. Messung von Verzögerungszeiten 43
Verzögerungszeit [ns]
12
11
10
9
8
7
6
5
4
Chip 1
Chip 2
Chip 3
Anzahl
0 2 4 6 8 10 12 14 16
Flipflop Nr.
8
6
4
2
Bias-Strom 2,63µA (12,65µW)
Vddd 2,4V, Vlo 0V
0
4 5 6 7 8 9 10 11 12
Verzögerungszeit [ns]
Abbildung 4.6: Exemplarstreuung der Verzögerungszeiten. Links einzelne
Messwerte von drei Chips, rechts Histogramm aller Messwerte
4.3.2 Exemplarstreuung der Verzögerungszeiten
Um einen Überblick über die Exemplarstreuung der Verzögerungszeiten
zu erhalten, wurde zunächst für einen festen Bias-Strom von 2,63µA eine
Messung durchgeführt. Die mittlere Verzögerungszeit der 16 Flipflops ergibt
sich zu (6; 7 1; 4)ns. Um sicherzustellen, dass die unterschiedlichen
Verzögerungszeiten nicht durch Besonderheiten im Layout auftreten, wurden
die Verzögerungszeiten auf zwei weiteren Exemplaren des Testchips unter
gleichen Bedingungen gemessen. Der Vergleich mit diesen anderen Exemplaren
zeigte keine systematischen Abweichungen der einzelnen Flipflops
vom Mittelwert. Abbildung 4.6 (rechts) zeigt die Verteilung der Messwerte.
Statistische Prozessvariationen sind die wahrscheinlichste Ursache für die
gemessene Exemplarstreuung.
4.3.3 Biasstromabhängigkeit der Verzögerungszeiten
Die Verzögerungszeit der Flipflops wurde in Abhängigkeit des Biasstroms
gemessen. Der Biasstrom wurde von 1,4µA bis 8,3µA in 85 Schritten variiert.
Die Zeit t wurde mit einer Schrittweite von 400ps geändert. Aus
den Messreihen wurden die Verzögerungszeiten der 16 Flipflops für die jeweilige
Biaseinstellung extrahiert. Daraus wurde der Mittelwert und die
Standardabweichung (1 -Exemplarstreuung) berechnet. Abbildung 4.7 zeigt
die Messergebnisse.

44 4. Messungen an Teststrukturen di erentieller Stromlogik
Verzögerungszeit pro Flipflop [ns]
12
11
10
9
8
7
6
5
4
3
2
Leistung pro Flipflop [µW]
5 10 15 20 25 30 35 40
Messung von Verzögerungszeiten
an 16 Flipflops
Vddd 2,4V, Vlo 0V
Durchschnitt
1σ Exemplarstreuung
1 2 3 4 5 6 7 8 9
Biasstrom [µA]
Abbildung 4.7: Mittlere Verzögerungszeit in Abhängigkeit vom Biasstrom I0.
4.3.4 Bedeutung der Messergebnisse für den CIX-Prototypchip
Der Inhalt des Zeitzählers des CIX-Prototypchips wird potentiell mit jedem
Eingangstakt auch in einem Latch gespeichert. Um das Speichern eines
gültigen Zählerinhaltes sicherzustellen, darf die Taktperiode des Integratortaktsignals
nicht kleiner sein als das maximale ripple-delay des Zählers.
Abbildung 4.8 zeigt die resultierende, maximal mögliche Betriebsfrequenz des
Zeitzählers in Abhängigkeit des Biasstroms. Bei 16 Bit breiten Zählern lässt
sich eine Integratortaktrate von 20MHz bei einem Biasstrom von ca. 7,5µA
erreichen. Die Leistungsaufnahme des Digitalteils eines Pixels berechnet sich
aus der Anzahl der einzelnen Gatter in differentieller Logik, multipliziert mit
dem Biasstrom und der Versorgungsspannung von typischerweise 2,4V. Die
Biaseinstellung des Zeitzählers lässt sich getrennt von den anderen Schaltungen
regeln (vgl. Abbildung 3.3). In einem typischen Szenario, bei dem der
Zeitzähler mit einem Biasstrom von 7,5µA, und die anderen Schaltungen mit
3µA versorgt werden, beträgt die Leistungsaufnahme 1,7mW pro Pixel.
4.3.5 Leistungsverhalten der di erentiellen Logik
Das Produkt aus Verzögerungszeit und Leistungsaufnahme (power-delay
product) ist ein Ma für das Leistungsverhalten einer Schaltung. Ein geringes
power-delay product bedeutet eine bessere Umsetzung von elektrischer
Leistung in Geschwindigkeit. Das power-delay product wird häu g genutzt

4.3. Messung von Verzögerungszeiten 45
maximale Betriebsfrequenz [MHz]
30
25
20
15
10
Leistung pro Flipflop [µW]
5 10 15 20 25 30 35 40
maximale Betriebsfrequenz des
CIX Zeit-Zählers bei einer Breite von
16 Bit
12 Bit
Vddd=2,4V Vlo=0V
5
1 2 3 4 5 6 7 8 9
Biasstrom I 0 [µA]
Abbildung 4.8: Maximal mögliche Integratortaktrate als Funktion der Leistungsaufnahme
des Zeitzählers, berechnet aus den in Abbildung 4.7 gezeigten
Verzögerungszeiten.
um verschiedene Prozesstechnologien miteinander zu vergleichen.
Für CMOS-Schaltungen ist das power-delay product in erster Näherung
konstant unter Variation der Leistung. Wird beispielsweise durch einen
CMOS-Inverter eine Kapazität umgeladen, so geschieht dies, bestimmt durch
die Transistorausgangskennlinien, mit einem weitgehend konstanten Strom.
Daraus folgt, dass die RC-Zeit, welche letztendlich die Verzögerungszeit und
somit die maximale Schaltgeschwindigkeit bestimmt, antiproportional zum
Strom ist. Bei CMOS-Schaltungen lässt sich die Leistung durch Variation
der Transistorgrößen beeinflussen.
Aus den Messdaten wurde das power-delay product berechnet (Abbildung
4.9). Es fällt näherungsweise linear mit der Verzögerungszeit, bei niedrigen
Biasströmen ist also die Umsetzung von Leistung in Geschwindigkeit besser
als bei hohen. Geht man auch bei der differentiellen Logik davon aus, dass die
Verzögerungszeit td durch das Umladen einer kapazitiven Last C am Ausgang
mit einem konstanten Strom Iload bestimmt ist, so sind diese Größen über
Iload td = C U
verknüpft. Der Spannungshub U entspricht der Differenz der Schaltpegel.
Der untere Schaltpegel wird durch die Wahl von Vlo hier auf 0V festgelegt,
der obere Schaltpegel Uhigh hängt vom Biasstrom I0 ab (siehe Abbildung

46 4. Messungen an Teststrukturen di erentieller Stromlogik
power-delay product [µW ns]
120
110
100
90
80
70
power-delay product
von Flipflops
Biasstrom I 0 [µA]
2 4 6 8 10 12
Verzögerungszeit [ns]
9
8
7
6
5
4
3
2
1
0
U high( I0
)
I 0 = - 0, 46 + 32, 89 ´
delay
0,05 0,10 0,15 0,20 0,25
Anstiegsgeschwindigkeit
U /delay [V/ns]
high
Abbildung 4.9: Power-delay product von Flipflops und Korrektur bezüglich
der variablen Schaltpegel.
1.5). Es folgt unter den Annahmen, dass die Schaltpegel erreicht werden und
den Schaltschwellen entsprechen, sowie Iload = 1
2 I0:
I0 td / Uhigh (I0)
) I0 = K Uhigh (I0)
Um dies zu überprüfen wurde I0 gegen
td
� Uhigh(I0)
td
� 5 grafisch aufgetragen
(Abbildung 4.9). Die berechnete Fitgerade weist einen Achsenabschnitt von
a0 = 0; 45µA auf und wird durch folgende Beziehung beschrieben:
(I0 a0) td
Uhigh (I0)
= K
Der Term I0 td ist proportional zum power-delay product, Proportionalitätsfaktor
ist die Versorgungsspannung Vddd. Die Messung ergibt, dass
dieses Produkt konstant ist, sofern es hinsichtlich der variablen Schaltpegel
korrigiert wird und ein konstanter O set a0 zu dem Biasstrom addiert wird.
Dieser konstante O set des Biasstroms I0 von a0 = 0; 46µA ist schwierig
zu erklären. Dies kann daran liegen, dass der Strom Iload in der Realität
5 Dies entspricht der Spannungs-Anstiegsgeschwindigkeit am Ausgang des Flip ops

4.4. Maximale Zählraten 47
nicht exakt 1
2I0 entspricht. Nicht auszuschlie en ist auch, dass die Stromspiegel
zur Erzeugung der Biaspotentiale (Abbildung 4.2) aufgrund von
Prozessvariationen nicht exakt ein Stromverhältnis von 1 : 1
2 einstellen.
Zur weiteren Klärung des nicht-konstanten power-delay product könnten
weitere Messungen hilfreich sein. Zum einen wurden Variationen der Vlo-
Spannung noch nicht eingehend untersucht, zum anderen sollten die von den
Stromspiegeln erzeugten Biasspannungen mit Simulationsdaten verglichen
werden. Ebenfalls sollten die Messungen an einfachen Invertern durchgeführt
und mit den Ergebnissen der Messungen an Flipflops abgeglichen werden.
Diese vorgeschlagenen Messungen erfordern Modi kationen des Testsystems,
und liegen leider nicht mehr im zeitlichen Rahmen dieser Arbeit.
4.4 Maximale Zählraten
In Abhängigkeit von der Leistungsaufnahme wird die maximal mögliche
Zählrate eines 16-Bit Zählers bestimmt. Der Zähler wird zunächst zurückgesetzt,
danach erzeugt ein Pulsgenerator 216 1 Eingangstakte mit einer
vorgegebenen Frequenz. Das höchstwertige Bit des Zählers kann über das USB-
System ausgelesen werden. Es gibt Auskunft darüber, ob bei einem einzigen
weiteren Takt ein Zählerüberlauf statt ndet. Ändert sich das höchstwertige
Bit von `1' auf `0', so wurden die insgesamt 216 Eingangstakte korrekt gezählt.
Die Biasströme der differentiellen Logik können von einem Computer automatisch
variiert werden. Für eine fest eingestellte Frequenz lässt sich so der
minimale Strom für einen sicheren Betrieb bestimmen. Abbildung 4.10 zeigt
eine solche Messung bei 150MHz Eingangsfrequenz.
Messreihen wurden für Frequenzen von 10MHz bis 150MHz aufgenommen.
Aus diesen Daten wurden die minimalen Bias-Ströme extrahiert, die einen
sicheren Betrieb des Zählers ermöglichen. Die maximale Zählrate wird in
gro em Ma e von der Geschwindigkeit des ersten Flipflops dominiert. Bereits
das zweite Flipflop wird nur noch mit dem halben Eingangstakt getaktet.
Die Messung der Verzögerungszeiten zeigt, dass die Geschwindigkeiten der
Flipflops stark streuen. Um eine allgemeingültigere Aussage zu gewinnen,
wird aus den gemessenen durchschnittlichen Verzögerungszeiten td die maximale
Schaltfrequenz nach = 1 berechnet, und in Abbildung 4.11 der
td
Einzelmessung an einem 16-Bit Zähler gegenübergestellt. Die Ergebnisse
legen nahe, dass es sich bei dem Eingangs-Flip op des untersuchten Zählers
um ein Exemplar mit eher großer Verzögerungszeit handelt.

48 4. Messungen an Teststrukturen di erentieller Stromlogik
Zähler-Fehlerrate [%]
0
20
40
60
80
100
Leistung pro Flipflop [µW]
15,6 15,7 15,8 15,9
Eingangsfrequenz 150MHz
Vddd 2.4V, Vlo 0V
150 Messungen pro Punkt
3,24 3,26 3,28 3,30 3,32
Biasstrom [µA]
Abbildung 4.10: Funktionstest eines asynchronen Binärzählers bei 150MHz
Eingangstakt.
Periodendauer [ns]
-- 50,00 25,00 16,67 12,50 10,00 8,33 7,14 6,25 5,56
18
Leistung vs. Frequenz bei sicherer Zählerfunktion
3,75
16 Eingangsfrequenz 10-150MHz
Vddd 2.4V, Vlo 0V
3,33
14
2,92
Leistung pro Flipflop [µW]
12
10
8
6
16 Bit Zähler
Berechnet aus Verzögerungszeiten
1σ-Exemplarstreuung
0 20 40 60 80 100 120 140 160 180
Frequenz [MHz]
2,50
2,08
1,67
1,25
Abbildung 4.11: Maximal mögliche Zählrate in Abhängigkeit des Biasstroms,
gemessen an einem 16-Bit Zähler (schwarz) und berechnet aus
Verzögerungszeiten (rot). Die Zähler benötigten einen minimalen Biasstrom
von ca. 1,2µA.
Bias-Strom [µA]

5. 3-Transistor-Ladungspumpe
Ladungspumpen sind Schaltungen, die eine de nierte Ladungsmenge in einen
bestimmten Knoten injizieren 1 . Einfache Ladungspumpen sind beispielsweise
eine getaktete Stromquelle, oder eine Kapazität, die zyklisch zwischen zwei
Potentialen hin und hergeschaltet wird (Abbildung 5.1). Der Integrator des
CIX-Prototypchips setzt eine Ladungspumpe zum Entladen einer Integrationskapazität
ein (siehe Kapitel 3.2). Für diese Anwendung wurde eine
sogenannte 3-Transistor-Ladungspumpe entwickelt die im Folgenden genauer
beschrieben werden soll. Die beiden anderen Typen der Ladungspumpe
stehen auf dem CIX-Chip ebenfalls alternativ zur Auswahl.
C
Abbildung 5.1: Eine getaktete Stromquelle und eine switched-capacitor-
Ladungspumpe sind bereits auf dem CIX-Chip implementiert.
5.1 Beschreibung der Ladungspumpe
Die in dieser Arbeit untersuchte 3-Transistor-Ladungspumpe besteht aus
einer Kapazität, und einer Serienschaltung zweier n-Kanal Transistoren (MN1,
MN2) und einem p-Kanal Transistor (MP1) (Abbildung 5.2). Sie pumpt eine
durch die Gatespannungen Vg1 und Vg2 der Transistoren MN1 und MN2
definierte Ladungsmenge vom Reset-Eingang zum Ausgang Vout 2 . Mittels
dieser Gatespannungen wird der Spannungshub U an der zwischen den n-
Kanal Transistoren liegenden Kapazität C eingestellt. Daraus ergibt sich nach
Q = C U die Ladungsmenge pro Pumpzyklus. Durch Setzen des activelow
Reset-Signals am Eingang wird die Ladungspumpe in einen de nierten
Ausgangszustand gebracht. Der Transistor MP1 dient als Schalter, der den
1 Es handelt sich hierbei nicht um DC-DC-Spannungswandler, diese werden
ublicherweise auch als Ladungspumpen bezeichnet
2 Elektronen fließen von Reset nach Vout, positive Ladungen (‘Locher’) von Vout nach
Reset.

(a)
(b)
(c)
50 5. 3-Transistor-Ladungspumpe
Reset
Load
Load
V out
V g2 -V th
V g1 -V th
Vg1
Vg2
MN1 MN2 MP1
C
Cpar
Inject
Vg1 Vg2 Pump
Abbildung 5.2: 3-Transistor-Ladungspumpe
gepumpte Ladung
Reset
Inject
Vp VC VC
C
Vg1 Vg2 Pump
C
Vp
Reset Ladezyklus Pumpen
Vout
Vout
Vout
Abbildung 5.3: Signalverläufe an der 3-Transistor-Ladungspumpe. Gezeigt
sind das Reset- und Inject-Signal, die gepumpte Ladung am Ausgang Vout,
und der Potentialverlauf VC und VP.
Fluss der Ladungsmenge Q in den Ausgangsknoten letztendlich auslöst.
Inject- und Reset-Signal dürfen sich nicht überlappen.
5.1.1 Grundprinzip der Ladungspumpe
Ein vereinfachtes Modell der Ladungspumpe geht von folgenden Annahmen
aus:
Zeit

5.1. Beschreibung der Ladungspumpe 51
Die Transistoren MN1 und MN2 verhalten sich wie ideale Schalter.
Sie leiten, falls ihre Gate-Source-Spannung Vgs grö er als die Schwellenspannung
Vth ist, andernfalls sperren sie. Sie fungieren also als
`Schwelle', die über die Gatespannung regelbar ist.
Der Transistor MP1 dient nur als Schalter, um die Injektion der Ladung
auszulösen.
Das Reset-Signal schaltet zwischen 0V (`low') und Vout (`high').
Das Ausgangspotential Vout wird extern durch eine Spannungsquelle
konstant gehalten.
Für eine korrekte Funktion der Ladungspumpe dürfen die Transistoren MN1
und MN2 nicht beide sperren:
Vg2 > Vg1 > Vth
Das Ausgangspotential muss ausreichend hoch sein:
(5.1)
Vout > Vg2 Vth (5.2)
Der Ablauf eines Pumpzyklus besteht aus drei Schritten (vergleiche auch
Abbildung 5.2 und Abbildung 5.3).
Reset Das Reset-Signal am Eingang ist `low', MP1 sperrt. Der Transistor MN1
leitet, es folgt VC=VP=0V. Die Kapazität C ist vollständig entladen.
Ladephase Das Reset-Signal wird auf `high' geändert. MP1 sperrt weiterhin.
Bei den n-Kanal Transistoren ist nun Source und Drain vertauscht. 3
Von Reset flie t Strom durch MN1 und MN2, die Kapazität C wird
geladen. MN1 sperrt sobald Vgs < Vth gilt. Daraus ergibt sich das
Potential an VC und VP zu:
VC = VP = Vg1 Vth
Ladungsinjektion Das Reset-Signal bleibt `high', MP1 leitet nun. Es gilt nun
VP=Vout. Source und Drain des Transistors MN2 kehren sich erneut
um. Die Kapazität entlädt sich auf den Ausgangsknoten. Das Potential
VC steigt, bis der Transistor MN2 sperrt. Dies ist der Fall bei:
VC = Vg2 Vth
Damit ergibt sich die gepumpte Ladungsmenge aus der Grö e der Kapazität
C und der Potentialdifferenz VC während eines Pumpvorgangs.
Q = C [(Vg2 Vth) (Vg1 Vth)] = C (Vg2 Vg1) (5.3)
Die Ladungsmenge Q wird also nur von der Differenz der Gatespannungen Vg2
und Vg1 bestimmt. Basierend auf diesem Modell lassen sich die wichtigsten
Eigenschaften wie folgt zusammenfassen:
3 Die Bezeichnungen Source und Drain werden durch die Potentialverhaltnisse am
Transistor festgelegt.

52 5. 3-Transistor-Ladungspumpe
Die gepumpte Ladungsmenge Q ergibt sich aus der Kapazität C, und
der Differenz der Gatespannungen Vg2 und Vg1.
Eine Änderung des Ausgangspotentials Vout hat keinen Einfluss auf
die gepumpte Ladung Q.
Die Pumpe arbeitet frequenzunabhängig.
5.1.2 E ekte höherer Ordnung
Verschiedene Effekte haben einen Einfluss auf die Linearität der Ladungspumpe.
Im Folgenden soll der Bulkeffekt der Transistoren und der Ein uss
parasitärer Kapazitäten kurz vorgestellt werden.
Bulke ekt
Die Schwellenspannung Vth eines MOS-Transistors ist abhängig von der
Source-Bulk-Spannung VSB. Dieser sogenannte Bulkeffekt tritt immer dann
auf, wenn VSB 6= 0 ist. Näherungsweise gilt:
Vth = Vth0 +
� �2 f + VSB
� 2 f
�
(5.4)
Hierbei ist 0:5 p V und f = kT
e− ln ni �
eine Funktion der intrinsischen
Ladungsträgerkonzentration ni und Dotierungskonzentration n + . Bei den
beiden n-Kanal-Transistoren der Ladungspumpe spielt der Bulke ekt eine
wichtige Rolle. Die maximal auftretenden Source-Bulk-Spannungen können
Vout erreichen. Sind die Schwellenspannungen der Transistoren nicht mehr
identisch, lässt sich Gleichung (5.3) nicht mehr anwenden. Die Schwellenspannungen
von MN1 und MN2 lassen sich vereinfacht als Funktion der
Gatespannungen verstehen, da bei der Ladungspumpe die Sourcespannungen
von den Gatespannungen abhängen.
Parasitäre Kapazitäten
� n +
Q = C [Vg2 Vg1 (Vth (Vg2) Vth (Vg1))]
Zusätzlich zu der Kapazität C existieren auch Ausgangskapazitäten der
Transistoren MN1 und MN2. Diese Kapazitäten variieren geringfügig mit dem
Potential VC und führen zu weiteren Abweichungen vom idealen Verhalten.
Eine Änderung des Ausgangspotentials Vout hat zweierlei Auswirkungen.
Zum einen ändert sich der Arbeitsbereich der Ladungspumpe. Es kann keine
Ladung gepumpt werden, sofern das Ausgangspotential Vout kleiner ist als
VC nach der Ladephase. Weiterhin haben selbst unter Berücksichtigung der
Bedingung (5.2) Schwankungen von Vout Konsequenzen für die Genauigkeit

5.2. Messungen der Ladungspumpeneigenschaften 53
6u 0.6u
200
Spannungsquellen
200
Pulser
200
4V 0V 4V 0V 4V 0V
Vg1 Vg2 Pump
6u 6u 0.6u
0.5u
Load Vout
100.27fF
Chip
Platine
SMU
Abbildung 5.4: Testsystem für die 3-Transistor-Ladungspumpe. Die Zahlenangaben
an den Transistoren geben die gezeichneten Dimensionen der Gates
an. Zum Schutz der Eingänge des Chips vor elektrostatischen Entladungen
wurden auf der Platine Schutzdioden und Serienwiderstände angebracht.
der Ladungspumpe. Durch die parasitäre Kapazität Cpar zwischen MN2 und
MP1 erhält man man einen weiteren Beitrag Qpar zur gepumpten Ladung:
Qpar = Cpar (Vout Vg1 + Vth (Vg1))
Diese Kapazität Cpar setzt sich zusammen aus den Ausgangskapazitäten
von MN2 und MP1, und den durch das Layout bestimmten parasitären
Kapazitäten.
5.2 Messungen der Ladungspumpeneigenschaften
Im Rahmen dieser Arbeit wurde ein Testchip für die 3-Transistor-Ladungspumpe
erstellt und Messungen durchgeführt. Abbildung 5.4 zeigt den Aufbau
des Testsystems.
5.2.1 Linearität der Ladungspumpe
Für feste Werte von Vout und Vg1 wurde die gepumpte Ladung als Funktion
von Vg1 gemessen. Abbildung 5.5 zeigt die Messergebnisse. Aus dem
Anstieg der Kurve ergibt sich mittels einer Geradenanpassung die Grö e der
effektiven Kapazität zu 102; 5fF mit einem Fehler des Fits von pm0; 03fF.
Der Designwert der gezeichneten Kapazität C beträgt 100; 3fF. Hierzu sind
noch die Ausgangskapazitäten der Transistoren MN1 und MN2 zu addieren,
diese sind jeweils kleiner 5fF. Das Ergebnis liegt im Rahmen der Variationen

54 5. 3-Transistor-Ladungspumpe
Ladung [fC]
325
300
275
250
225
200
175
150
125
100
75
50
25
0
3-Transistor-Ladungspumpe (Messung)
V g1 = 700mV; V OUT = 2400mV; Pumpfrequenz 2.5MHz
Messung (102.49 ± 0.03) fC/V
-25
0
0 500 1000 1500 2000 2500 3000 3500
V g2 [mV]
Abbildung 5.5: Ladungsmessung mit konstanter Vg1-Spannung. Die rote
Kurve zeigt die Ableitung der Messdaten.
des Herstellungsprozesses [2]. Für die gezeichnete Kapazität C wurde mit
einer Kapazität im Bereich von 91fF{111fF gerechnet. Das Messergebnis
liegt hiernach also an der niedrigeren Grenze des Toleranzbereichs. Um
den Einfluss des Bulkeffekts zu bestimmen (Formel 5.4), wurde neben einer
linearen Anpassung der Form y = A + Bx noch eine Anpassung mit
y = A + Bx + C p x durchgeführt. Diese Funktion beschreibt die Messdaten
wesentlich besser als eine lineare oder quadratische Anpassung. Abbildung
5.6 zeigt die Abweichung der Messdaten von den beiden Funktionen.
Bei konstanter Vg2-Spannung und variabler Vg1-Spannung zeigt die Ladungspumpe
grö ere Abweichungen von einem linearen Verhalten (Abbildung 5.5).
In diesem Fall muss der Bulkeffekt beider n-Kanal Transistoren berücksichtigt
werden. In obigem Fall, bei Variation von Vg2, kann der Bulkeffekt von MN1
für die Messung ignoriert werden.
5.2.2 Frequenzverhalten
Die Abhängigkeit der Ladung von der Pumpfrequenz wurde im Bereich von
500Hz{12MHz gemessen bei sonst konstanten Parametern gemessen. Der
gemessene Pumpstrom liegt dabei im Bereich von 15pA{840nA. Die Messergebnisse
in Abbildung 5.8 zeigen, dass die gepumpte Ladung weitgehend
100
90
80
70
60
50
40
30
20
10
Ladungszunahme pro 100mV V g2 in 1000e -

5.2. Messungen der Ladungspumpeneigenschaften 55
Abweichung [fC]
2,0
1,5
1,0
0,5
0,0
-0,5
y = A + Bx
Chi^2/DoF = 0.29622
A -39.30(5)
B 0.10249(3)
-1,0
500 1000 1500 2000 2500 3000
V g2 [mV]
y = A + Bx + Cx 1/2
Chi^2/DoF = 0.00712
A -21.27(9)
B 0.11286(5)
C -0.878(5)
Abbildung 5.6: An die Messdaten aus Abbildung 5.5 wurden verschiedene
Funktionen angepasst. Gezeigt sind die Abweichungen der Messdaten von
einer linearen Funktion (rot) und einer Funktion der Art y = A + Bx + C p x
(blau)
Ladung [fC]
325
300
275
250
225
200
175
150
125
100
75
50
25
0
3-Transistor-Ladungspumpe (Messung)
V g2 = 2000mV; V OUT = 2400mV; Pumpfrequenz 2.5MHz
Messung -(116.88± 0.05) fC/V
-25
-100
0 500 1000 1500 2000 2500
V g1 [mV]
Abbildung 5.7: Ladungsmessung mit konstanter Vg2-Spannung.
0
-10
-20
-30
-40
-50
-60
-70
-80
-90
Ladungszunahme pro 100mV V g1 in 1000e -

56 5. 3-Transistor-Ladungspumpe
Ladung [fC]
75
50
25
0
Pump-Strom
100p 1n 10n 100n
korrigierte Werte (+51pA)
Messdaten
V g1 = 700mV; V g2 = 1000mV; V OUT = 2400mV
1k 10k 100k 1M 10M
Pumpfrequenz [Hz]
Abbildung 5.8: Frequenzverhalten der 3-Transistor-Ladungspumpe. Die Messdaten
(schwarz) wurden um den Leerlaufstrom des Sourcemeters korrigiert
(rot).
frequenzunabhängig ist. Bei hohen Frequenzen treten Resonanzen auf, diese
sind möglicherweise durch den relativ einfachen Messaufbau zu erklären.
5.2.3 Stabilität bei Variation von Vout
Die parasitäre Kapazität Cpar (Abbildung 5.2) bedingt eine gewisse Abhängigkeit
der gepumpten Ladung von dem Ausgangspotential Vout. Aus der Messung
wurde (siehe Abbildung 5.9) wurde Cpar zu 14; 3fF bestimmt. Dies
entspricht ungefähr 15% der Kapazität C und kann somit zu merklichen
Beinträchtigungen führen, falls gegen ein variables Ausgangspotential Ladung
gepumpt wird. Die Ausgangskapazitäten der Transistoren MN2 und MP1
haben einen Anteil von circa 10fF an der parasitären Kapazität.
5.3 Bewertung der Messung & Verbesserungen
Die Messungen zeigen, dass sich das vorgestellte Konzept zur Umsetzung
einer Ladungspumpe eignet. Die auftretenden Nichtlinaritäten bei Variation
von Vg2 lassen sich durch den Bulkeffekt der Transistoren erklären. Die
angegebene Anpassungsfunktion eignet sich zur Eichung der 3-Transistor-
Ladungspumpe. Die parasitäre Kapazität Cpar beträgt ungefähr 15% der
eingebauten Kapazität C, dadurch ist Stabilität bei Variation von Vout
beeinträchtigt. Für den Einsatz als Ladungspumpe zur Digitalisierung des

5.3. Bewertung der Messung & Verbesserungen 57
Ladung [fC]
170
165
160
155
150
Simulation 11.5 fC/V
Messung 14.3 fC/V
3-Transistor-Ladungspumpe (Messung)
V g1 = 700mV; V g2 = 2000mV
Pumpfrequenz 2.5MHz
1800 1900 2000 2100 2200 2300 2400
V OUT [mV]
Abbildung 5.9: Stabilität der gepumpten Ladung gegen Variation von Vout.
Signalstroms auf dem CIX-Chip (Kapitel 3.2) ist dies jedoch nicht von gro er
Bedeutung, da das Ausgangspotential Vout dort durch die Rückkopplung eines
Verstärkers konstant gehalten wird. Für den CIX-Chip wurden als Reaktion
auf diese Messergebnisse einige Verbesserungen umgesetzt. Beispielsweise
wurde durch Änderungen der Transistoren und des Layouts Cpar auf ca. 9fF
reduziert 4 .
4 Abschatzung durch Simulationen und Extraktion von Layout-Kapazitaten

58 5. 3-Transistor-Ladungspumpe

6. Zusammenfassung und Ausblick
Im Rahmen dieser Arbeit wurden für biomedizinische Bildgebung und für
eine teilchenphysikalische Anwendung Detektorelektronik konzipiert und
entwickelt.
Für Compton-Polarimetrie wurde eine Zähler- und Auslesearchitektur entwickelt.
Diese wurde vollständig in einer rauscharmen Logikfamilie implementiert,
die simultanen Betrieb und Datenauslese mit minimaler Totzeit
ermöglicht. Erste Tests des Chips konnten bereits die korrekte Funktion
der Schaltungen bestätigen. Dies zeigt, dass es prinzipiell möglich ist, die
digitalen Funktionen einer solchen Signalverarbeitungselektronik vollständig
in der differentiellen Stromlogik zu realisieren. Es steht noch aus, Eigenschaften
wie die maximale Auslesefrequenz und die minimale Totzeit zu
bestimmen. Ebenfalls muss der Einfluss der Auslese auf das Rauschen der
analogen Schaltungen gemessen werden. In naher Zukunft soll, basierend auf
diesem Chip, ein Detektorsystem aufgebaut werden. Dieses wird dann die
Polarisationsmessung des Elektronenstrahls am Bonner Teilchenbeschleuniger
ELSA übernehmen.
Für biomedizinische Bildgebung wurde an der Entwicklung eines Pixelchips
mitgearbeitet. Der CIX-Chip kombiniert das Zählen von Einzelpulsen und
eine integrale Messung der absorbierten Röntgenleistung. Im Rahmen dieser
Arbeit wurde die Zähler- und Auslesearchitektur implementiert, eine
Ladungspumpe entwickelt und Messungen an Teststrukturen durchgeführt.
Basierend auf den Erfahrungen, die bei der Entwicklung der Detektorelektronik
für Compton-Polarimetrie gewonnen wurden, konnten für den CIX-Chip
bereits Verbesserungen in der Zähler- und Auslesearchitektur vorgenommen
werden.
Ein Testchip wurde entwickelt um asynchrone Binärzähler in differentieller
Logik genauer zu untersuchen. Hierfür wurde eigenständig ein Testsystem
aufgebaut, eine Platine gefertigt und Software für Messaufgaben entwickelt.
Das Leistungsverhalten von Zählern wurde gemessen, die Messergebnisse sind
im Kontext der di erentiellen Logik weitgehend verstanden. Dieser Testchip
diente auch zur Bestimmung von geeigneten Betriebsparametern für den
CIX-Chip, diese konnten erfolgreich ermittelt werden.
Eine 3-Transistor-Ladungspumpe wurde für den Einsatz auf dem CIX-Chip
entwickelt. Hierfür wurde eine ebenfalls ein Testchip gefertigt und Messungen
durchgeführt. Es konnte gezeigt werden, dass die Ladungspumpe nahezu
linear und frequenzunabhängig arbeitet. Auftretende Nichtlinearitäten sind

60 6. Zusammenfassung und Ausblick
dabei verstanden und können bei einer Eichung berücksichtigt werden.
Im Rahmen des CIX-Projektes ist bereits mit dem Aufbau eines Testsystems
begonnen worden. Neben der Funktionsüberprüfung der digitalen Schaltungen,
und einer allgemeinen Charakterisierung des Chips wird es sehr
interessant sein, Rauschmessungen an der 3-Transistor-Ladungspumpe durchzuführen.
Langfristig soll der CIX-Chip weiterentwickelt werden, um letztendlich
den Aufbau eines bildgebenden Systems zu ermöglichen.

Literaturverzeichnis
[1] austriamicrosystems AG, http://www.austrianmicrosystems.com
[2] austriamicrosystems AG, 0.35µm CMOS C35 Process Parameters, Document
Number: ENG -182, Revision 3.0
[3] C. J. Brunnett, Method and apparatus for improved radiation detection
in radiation scanning systems, U. S. Patent, no. 4052620, October, 1977
[4] D.Doll, Das Compton-Polarimeter an ELSA, Doktorarbeit, BONN-IR-
98-08, Physikalisches Institut, Universität Bonn 1998
[5] P. Fischer, An area e cient 128 channel counter chip, Nuclear Instruments
and Methods A, Issues 1-2, 11 August 1996, Pages 297-300.
[6] A photon counting pixel chip with energy windowing, P.Fischer,
A.Helmich, M.Lindner, N.Wermes, L.Blanquart, IEEE Transactions
on Nuclear Science, Vol.47, Iss.3, Jun 2000 Pages:881-884
[7] P. Fischer, E. Kraft, Low swing di erential logic for mixed signal applications,
Nuclear Instruments and Methods A, Volume 518, Issues 1-2, 1
February 2004, Pages 511-514.
[8] D. Doll, P. Fischer, W. Hillert, H. Krüger, K. Stammschroer and N.
Wermes, A counting silicon microstrip detector for precision compton
polarimetry, Nuclear Instruments and Methods A, Volume 492, Issue 3,
21 October 2002, Pages 356-364.
[9] Integrated Detector Electronics AS, http://www.ideas.no
[10] M.Karagounis, P. Fischer, M. Harter, M. Koch, H. Krüger and N.
Wermes, A readout ASIC for a counting silicon microstrip detector
used in a compton polarimeter, Seventh International Position Sensitive
Detectors Conference, Liverpool, 2005
[11] Manuel Koch, M.Karagounis, H.Krüger und N.Wermes, Vorstellung
einer neuen Signalverarbeitungselektronik für Compton-Polarimetrie,
DPG Vortrag T703.6, Berlin 2005

62 Literaturverzeichnis
[12] I.Peric,Design and Realisation of Integrated Circuits for the Readout
of Pixel Sensors in High-Energy Physics and Biomedical Imaging, Doktorarbeit,
BONN-IR-2004-13, Physikalisches Institut, Universität Bonn
2004
[13] Stammschroer Kay, Aufbau eines Detektormoduls für das Compton-
Polarimeter an ELSA, Diplomarbeit, BONN-IB-99-14, Physikalisches
Institut, Universität Bonn 1999
[14] J. Weingarten, Entwicklung eines USB-basierten Auslesesystems für die
FE-Chips im ATLAS-Pixeldetektor, Diplomarbeit, BONN-IB-2005-05,
Physikalisches Institut, Universität Bonn 2005
[15] J.Wittschen, Messung der Elektronenstrahlpolarisation mit dem
Compton-Polarimeter an ELSA, Diplomarbeit, Universität Bonn 2003