Chipentwicklung fu127 ur Pixel - Prof. Dr. Norbert Wermes ...
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38 4. Messungen an Teststrukt<strong>ur</strong>en di erentieller Stromlogik<br />
CK<br />
Reset<br />
CK<br />
Reset<br />
Load<br />
CK<br />
Select<br />
D Q<br />
1 2 16<br />
RST<br />
D Q<br />
1 2 16<br />
RST<br />
D<br />
LD<br />
Q<br />
D Q<br />
1<br />
D Q<br />
RST<br />
D Q<br />
RST<br />
D<br />
LD<br />
Q<br />
D Q<br />
1<br />
D Q<br />
RST<br />
D Q<br />
RST<br />
D<br />
LD<br />
Q<br />
D Q<br />
1<br />
OUT<br />
Zähler 1<br />
Zähler 2<br />
Latch<br />
Data<br />
Schieberegister<br />
Abbildung 4.1: Zähler und Auslesekette des Testchips. Die Ausgänge des<br />
zweiten Zählers sind über ein weiteres Latch kapazitiv belastet.<br />
100<br />
ILogicN<br />
0.7<br />
0.6<br />
Vlo<br />
Vn<br />
ILogicP<br />
25<br />
1<br />
50<br />
0.7<br />
0.6<br />
vddd!<br />
Abbildung 4.2: Stromspiegel z<strong>ur</strong> Erzeugung von Biaspotentialen der differentiellen<br />
Logik wie sie auf dem Testchip und auch generell für Simulationen<br />
genutzt werden. Die Zahlenangaben bezeichnen das Verhältnis Breite/Länge<br />
und Multiplizität der Transistoren.<br />
25<br />
1<br />
Vp
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