Chipentwicklung fu127 ur Pixel - Prof. Dr. Norbert Wermes ...
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2.2. Aufbau der Signalverarbeitungselektronik 25<br />
1<br />
RowReset<br />
RowCK<br />
D Q<br />
RST<br />
D Q<br />
RST<br />
D Q<br />
RST<br />
OutputEnable 0<br />
OutputEnable 1<br />
OutputEnable 2<br />
Abbildung 2.8: Schieberegister z<strong>ur</strong> Aktivierung der Bustreiber der einzelnen<br />
Kanäle des Chips<br />
Z<strong>ur</strong> Vereinfachung der Ansteuerung wird ein Sequencer (Ablaufsteuerung)<br />
auf dem Chip die Generierung obiger Signale übernehmen. Ebenso wird<br />
dieser Sequencer die Kanalkennungen für die Datenausgabe erzeugen.<br />
Die Ansteuerung ist mittels eines einzigen Taktsignals (CK) und einem Signal<br />
zum Starten der Auslese (Readout) möglich. CountReset und CountEnable<br />
müssen zum Betrieb des Chips vom Anwender kon g<strong>ur</strong>ierbar bleiben, und<br />
sind ebenfalls als externe Signale realisiert.<br />
Implementation<br />
Das externe Readout-Signal wird direkt an die Leitungen für LoadLatch und<br />
RowReset angeschlossen. Der Anwender muss die Deaktivierung der Zähler sicherstellen<br />
(CountEnable = `0') während Readout gesetzt ist. Mit der fallenden<br />
Flanke von Readout speichern die Latches die aktuellen Zählerstände.<br />
Frequenzteiler<br />
Alle 16 Auslesetakte muss eine fallende Flanke für das RowCK-Signal erzeugt<br />
werden. RowCK soll also sechzehnfach gegenüber CK untersetzt sein<br />
( 1<br />
16CK). Bei jedem sechzehnten Auslesetakt muss sich das Select-Signal ändern,<br />
um das Ausgabe- Schieberegister zu wechseln, Select entspricht also 1<br />
32CK. Simulationen mit einem asynchronen Frequenzteiler haben gezeigt, dass die
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