Chipentwicklung fu127 ur Pixel - Prof. Dr. Norbert Wermes ...

42 4. Messungen an Teststrukturen di erentieller Stromlogik
Zähler-Eingangssignal
Latch-Speichersignal
letzter
Takt
Δt
Abbildung 4.5: Die Zähler ip ops ändern ihren Zustand letztmalig mit der
fallenden Flanke des letzten Taktes. Das Latch friert seinen Inhalt mit der
fallenden Flanke des Speichersignals ein.
Zustand Zählerstand
MSB LSB
0 0111 1111 1111 1111 0x7FFF
1 0111 1111 1111 1110
2 0111 1111 1111 1100
3 0111 1111 1111 1000
. . . .
13 0110 0000 0000 0000
14 0100 0000 0000 0000
15 0000 0000 0000 0000
16 1000 0000 0000 0000 0x8000
Tabelle 4.1: Zeitliche Abfolge der Zählerstandsänderung von 2 15 1 (0x7FFF)
auf 2 15 (0x8000)
einer Zufallszahl im Bereich von 0 bis 2 16 1 geladen und anschlie end
ausgelesen. Bei diesen Langzeittests traten keine Fehler auf, die Bitfehlerrate
konnte zu kleiner als 1; 7 10 −8 bestimmt werden.
Zur Durchführung dieser Messung wurde für den FPGA-Prozessor des USB-
Systems eine Zustandsmaschine implementiert. Diese erzeugt das Eingangsund
Resetsignal für den Zähler und steuert die Datenauslese. Das Speichersignal,
ausgelöst durch ein Triggersignal der Zustandsmaschine, wird
von einem Pulsgenerator erzeugt. Ein Computer übernimmt die Einstellung
der Bias-Ströme über die Smartcard, die Einstellung der Zeit t über den
Pulsgenerator und die Auswertung der Zählerstände. Die zurückgelesenen
Zählerstände werden in die in Tabelle 4.1 benannten Zuständen übersetzt.
Für jede eingestellte Zeit t wird die Messung mehrfach wiederholt. Eine
absolute Bestimmung der Zeit t ist nicht möglich, da der Einfluss von
Signallaufzeiten nicht exakt bestimmt werden kann. Relative Zeiten zwischen
zwei Zuständen lassen sich jedoch ohne diesen Fehler angeben.