Chipentwicklung fu127 ur Pixel - Prof. Dr. Norbert Wermes ...

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36 3. Zählende und integrierende Detektorelektronik für biomedizinische Bildgebung diode-connected n-mos Stromquelle Vlo Vn gndd! Eingänge (a) (b) Abbildung 3.4: Im Layout ist die Breite von Schaltungen in differentieller Logik oft durch die Breite der Lastelemente vorgegeben. (a) zeigt zwei parallele Lastelemente. In (b) wurden bei vier Lastelementen gemeinsame Sourceund Drainanschlüsse zusammengefasst und die Transistoren platzsparend angeordnet. Dadurch konnte die Breite von z.B. Flipflops bei gleichbleibender Höhe um ca. 20% reduziert werden.
4. Messungen an Teststrukturen zur Charakterisierung von Zählern in di erentieller Stromlogik Zur Charakterisierung von Zählern in differentieller Stromlogik wurde im Rahmen dieser Arbeit ein Testchip entwickelt. Dieser erlaubt neben der Messung des ripple-delays auch die Bestimmung der maximalen Zählfrequenzen, und eine Funktionsüberprüfung der parallel ladbaren seriellen Schieberegister. Im Folgenden werden der Testchip und der Messaufbau beschrieben, danach werden Messungen und Ergebnisse dargestellt. 4.1 Aufbau des Testsystems 4.1.1 Funktionen des Testchips Zur Messung der maximalen Zählfrequenzen verfügt der Testchip über einen 16-Bit Zähler mit Resetmöglichkeit. Dessen höchstwertiges Bit kann ausgelesen werden. Ein weiterer Zähler wurde identisch zu dem Zeit-Zähler des CIX-Testchips implementiert (siehe Abbildung 3.3). An diesen 16-Bit Zähler sind zwei Latches parallel angeschlossen. Eines dieser Latches kann über ein parallel ladbares Schieberegister ausgelesen werden, das andere Latch stellt lediglich eine kapazitive Last für die Zählerausgänge dar und erfüllt keine weitere Funktion. Abbildung 4.1 zeigt die Zähler und Auslesekette des Testchips. Die Auslese von Zählerständen erlaubt die Bestimmung einer Bit-Fehlerrate der Zähler und Auslesekette. Der Zählerinhalt lässt sich speichern, selbst wenn dieser aufgrund des ripple-delays einen ungültigen Inhalt aufweisen sollte. Eine Analyse der Zählerstände erlaubt Rückschlüsse auf das ripple-delay. Stromspiegel wie in Abbildung 4.2 wurden integriert, um die Bias-Spannungen für die differentielle Logik zu erzeugen. Mittels externer Stromquellen lässt sich so die Leistungsaufnahme der differentiellen Logik steuern und überwachen. Die Bias-Spannungen für die p-Kanal Stromquellen und die n-Kanal Lasten der differentiellen Logik lassen sich getrennt regeln. Jeder differentielle Logikausgang des Testchips wurde mit einem Verstärker zur Entkopplung von externen Lasten versehen. So ist sichergestellt, dass die kapazitive Last der Anschlusspads, Wirebonds und Platinen-Leiterbahnen keinen Einfluss
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Seite 61 und 62: 6. Zusammenfassung und Ausblick Im
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