Chipentwicklung fu127 ur Pixel - Prof. Dr. Norbert Wermes ...

3.2. Funktionsprinzip des CIX-Chips 35
genden nur auf die besonderen Anforderungen für den CIX-Chip eingegangen
werden.
Motivation
Der Zählerstand des Zeit-Zählers wird jedesmal gespeichert, wenn die Integrator-Ladungspumpe
ausgelöst wird. Die Ladungspumpe arbeitet synchron
zu der Integratortaktfrequenz, diese gibt die maximale Pumpfrequenz vor
und dient auch zur Inkrementierung des Zeit-Zählers. Der Zeit-Zähler hat
als asynchroner Binärzähler ein ripple-delay. Für diese Zeitspanne ist der
Zählerinhalt nach einem Eingangstakt ungültig.
Da zum Zeitpunkt des Speicherns des Zählerinhaltes die Gültigkeit der Daten
sichergestellt sein muss, limitiert das ripple-delay die maximale Integratortaktfrequenz.
Ein Synchronzähler wäre prinzipiell für diese Aufgabe besser
geeignet, dieser benötigt allerdings aufgrund eines grö eren Schaltungsaufwandes
eine wesentlich größere Layout-Fläche.
3.2.3 Implementierung der Zählerstruktur
Durch Simulationen konnte gezeigt werden, dass der (alte) Zählerinhalt sicher
gespeichert wird, wenn der Eingangstakt des Zählers und das Speichersignal
des Latches synchron eintreffen. Dies ist jedoch potentiell riskant, da auf
dem Chip Signallaufzeiten eine geringfügige Verzögerung des Speichersignals
bedingen können. Selbst mit einer sehr geringen Frequenz wäre dann kein
sicheres Speichern des Zeit-Zählers möglich. Zur Umgehung dieses Problems
lässt sich die Phasenbeziehung des Speichersignals zum Eingangstakt des
Zeit-Zählers von 0 ◦ auf 180 ◦ ändern. Dies impliziert eine Verringerung der
Zählfrequenz, da für die Stabilisierung des Zählerinhaltes nun nur noch die
Hälfte der Zeit zur Verfügung steht. Auf Kosten der Zeitau ösung lässt sich
so aber ein sicherer Betrieb erreichen.
Die Layouts wurden in Hinblick auf parasitäre Kapazitäten und Grö e optimiert.
Insbesondere wurden die parasitären Kapazitäten für di erentielle
Signalleitungen angeglichen, um ein gleiches Schaltverhalten beider Signalausgänge
zu erreichen. Die Layouterstellung unterliegt bei einem Pixelchip
besonderen Randbedingungen. Eine festgelegte Pixelgrö e muss eingehalten
werden, hierfür müssen kompakte Layouts erstellt werden. Beispielsweise
konnte durch geometrische Veränderungen der Lasten der differentiellen
Logik (Abbildung 3.4) Fläche eingespart werden. Abbildung 3.3 zeigt das
Layout eines Bits der Zählerarchitektur.