Chipentwicklung fu127 ur Pixel - Prof. Dr. Norbert Wermes ...

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6 1. Di erentielle Stromlogik von der Versorgungsspannung Vdd nach Masse flie en, denn der p-Kanal- und der n-Kanal-Transistor leiten gleichzeitig für eine kurze Zeit während eines Schaltvorgangs. Der dynamische Stromfluss in CMOS-Schaltungen verursacht Spannungsabfälle und kann analoge Schaltungen störend beein ussen. Der gro e Spannungshub der Signalpegel führt zu einem entsprechend gro em Übersprechen auf andere Schaltungsteile. pmos IN OUT nmos gnd vdd C Load Abbildung 1.1: ein p-Kanal- und n-Kanal-Transistor bilden einen CMOS- Inverter. Während eines Schaltvorgangs lädt ein Strom die Ausgangskapazität um. 1.2 Di erentielle Stromlogik Abbildung 1.2 zeigt einen Inverter in di erentieller Stromlogik. Ein p-Kanal Transistor erzeugt einen konstanten Biasstrom I0. Dieser wird über ein differentielles Paar von Eingangstransistoren zu einer der beiden Lasten geleitet. Die Lasten wandeln gemä ihrer Strom-Spannungs-Kennlinie den Biasstrom I0 in eine Ausgangsspannung um. Eine ideale Last (Abbildung 1.3) muss Signalpegel erzeugen, die zur Ansteuerung der differentiellen Logik kompatibel sind. Diese Last sollte weiterhin einen konstanten Strom von I0=2 aufnehmen, um eine Lastkapazität mit I0=2 umladen zu können. So lassen sich identische Anstiegs- und Abfallverhalten des Ausgangssignals erreichen 2 . Da der Spannungshub nur geringfügig von dem Biasstrom abhängt, kann die Anstiegszeit des Ausgangssignals durch Variation von I0 beein usst werden. 2 Ware die Last hingegen ein ohmscher Widerstand R, so wurde eine Lastkapazitat C mit der Zeitkonstanten RC entladen, das Aufladen von C ware jedoch vom Biasstrom abhangig.
1.2. Di erentielle Stromlogik 7 D OUT I 0 D OUT Abbildung 1.2: Ein Inverter in differentieller Stromlogik. Die Stromquelle wird durch einen p-Kanal Transistor realisiert. I 0 ½ I 0 I Last Vlo U high U Last Abbildung 1.3: Kennlinie einer idealen Last für die di erentielle Stromlogik. Vn Vlo Abbildung 1.4: Last bestehend aus n-Kanal Stromquelle und diode-connected n-Kanal Transistor.
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6. Zusammenfassung und Ausblick Im
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Literaturverzeichnis [1] austriamic
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