Chipentwicklung fu127 ur Pixel - Prof. Dr. Norbert Wermes ...

8 1. Di erentielle Stromlogik
Die verwendete Last (Abbildung 1.4) wird durch eine Parallelschaltung eines
n-Kanal Transistors als Stromquelle und einer Diode realisiert. Durch
Erhöhen des Source-Potentials Vlo der Stromquelle kann der untere Signalpegel
erhöht und somit der Spannungshub zwischen niedrigem und hohem
Signalpegel verringert werden. Die Stromquelle wird über eine Biasspannung
auf I0=2 eingestellt. Bei der Diode handelt es sich um einen n-Kanal
Transistor, bei dem Drain und Gate verbunden sind (diode-connected). Der
obere Signalpegel ergibt sich über die Kennlinie dieser Diode aus dem Biasstrom
I0 (Abbildung 1.5). Abbildung 1.6 zeigt gemessene Lastkennlinien für
verschiedene Biasströme und Vlo-Spannungen.
oberer Signalpegel
Uhigh [V]
0,8
0,7
0,6
0,5
0,4
0 2 4
Biasstrom [µA]
6 8 10
Abbildung 1.5: Abhängigkeit des oberen Signalpegels Uhigh vom Biasstrom I0.
Betriebsparameter
Eine Schaltung in differentieller Stromlogik benötigt drei Versorgungsspannungen
(Vddd, Vlo, Gnd) und zwei Biaspotentiale zur Einstellung der p-Kanal
Biastromquelle (Vp) und der n-Kanal Stromquellen in den Lasten (Vn). Diese
Biaspotentiale können über Stromspiegel generiert werden (siehe auch Abbildung
4.2). Der Arbeitsbereich für Vddd ist abhängig von der verwendeten
Technologie 3 , hier liegt er im Bereich von 1,8V-3,3V bei einem üblichen Wert
von 2,4V. In Simulationen wird für Vlo typischerweise 0,2V gewählt. Der
Betrieb fertiger Chips zeigte, dass es erforderlich ist, diese Spannung für
einen stabilen Betrieb zu reduzieren.
1.2.1 Vorteile der di erentiellen Logik
Die differentielle Stromlogik bietet gegenüber der CMOS-Logik Vorteile,
die sie für die Verwendung in mixed-signal-Systemen attraktiv macht. Der
3 Im Rahmen dieser Arbeit wurde ausschließlich die AMS 0,35 µm CMOS (C35)
Technologie verwendet [1].