Chipentwicklung fu127 ur Pixel - Prof. Dr. Norbert Wermes ...

46 4. Messungen an Teststrukturen di erentieller Stromlogik
power-delay product [µW ns]
120
110
100
90
80
70
power-delay product
von Flipflops
Biasstrom I 0 [µA]
2 4 6 8 10 12
Verzögerungszeit [ns]
9
8
7
6
5
4
3
2
1
0
U high( I0
)
I 0 = - 0, 46 + 32, 89 ´
delay
0,05 0,10 0,15 0,20 0,25
Anstiegsgeschwindigkeit
U /delay [V/ns]
high
Abbildung 4.9: Power-delay product von Flipflops und Korrektur bezüglich
der variablen Schaltpegel.
1.5). Es folgt unter den Annahmen, dass die Schaltpegel erreicht werden und
den Schaltschwellen entsprechen, sowie Iload = 1
2 I0:
I0 td / Uhigh (I0)
) I0 = K Uhigh (I0)
Um dies zu überprüfen wurde I0 gegen
td
� Uhigh(I0)
td
� 5 grafisch aufgetragen
(Abbildung 4.9). Die berechnete Fitgerade weist einen Achsenabschnitt von
a0 = 0; 45µA auf und wird durch folgende Beziehung beschrieben:
(I0 a0) td
Uhigh (I0)
= K
Der Term I0 td ist proportional zum power-delay product, Proportionalitätsfaktor
ist die Versorgungsspannung Vddd. Die Messung ergibt, dass
dieses Produkt konstant ist, sofern es hinsichtlich der variablen Schaltpegel
korrigiert wird und ein konstanter O set a0 zu dem Biasstrom addiert wird.
Dieser konstante O set des Biasstroms I0 von a0 = 0; 46µA ist schwierig
zu erklären. Dies kann daran liegen, dass der Strom Iload in der Realität
5 Dies entspricht der Spannungs-Anstiegsgeschwindigkeit am Ausgang des Flip ops