Chipentwicklung fu127 ur Pixel - Prof. Dr. Norbert Wermes ...

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22 2. Entwicklung von Signalverarbeitungselektronik für Compton-Polarimetrie CountEnable Input CountReset LoadLatch OutputEnable D Q 0 1 12 Zähler RST D LD EN Q D Q RST data0 data12 Bus D LD EN Q D Q RST D LD EN Q Latches Tristate Bustreiber Abbildung 2.5: Schematische Darstellung der Zählerarchitektur eines Kanals. Zur Vereinfachung werden differentielle Signale nur mit einer Leitung gekennzeichnet. Implementation Zur Serialisierung werden parallel ladbare Schieberegister eingesetzt. Diese Schieberegister bestehen aus Flipflops, in deren erstes Latch ein Eingangsmultiplexer integriert wurde. Die Geschwindigkeit der Bustreiber in den 128 Kanälen limitiert die Auslesegeschwindigkeit, da ihnen genug Zeit zur Verfügung stehen muss, bis sich ihr Ausgang nach dem Umschalten auf den nächsten Kanal stabilisiert hat. Folgende Abschätzung soll dies verdeutlichen: Die internen Busleitungen sind ca. 5800µm lang bei einer Breite von 0,6µm. Sie haben eine Gesamtkapazität von ca. 1200fF. Geht man davon aus, dass der Bustreiber mit 3µA Strom eine Lastkapazität umladen kann, und die typische Signalamplitude U=0,4V ist, so ist die benötigte Zeit zum Umladen dieser Kapazität nach t I = C U ca. 160ns. Dabei wurde der Leitungswiderstand von ca. 700 nicht berücksichtigt. Daraus berechnet sich eine maximale Kanalfrequenz von ca. 6MHz. Um die Datenausgabe wegen der langsamen Bustreiber nicht durch Wartetakte unterbrechen zu müssen, werden zwei parallel ladbare Schieberegister eingesetzt. Diese werden wechselweise mit dem Select-Signal (Ping-Pong- Prinzip) zwischen ‘parallel laden’ und ‘seriell schieben’ umgeschaltet. Die seriellen Ausgänge dieser beiden Schieberegister werden über einen Multiplexer zusammengefasst und mittels eines weiteren Flipflops nochmals mit dem
2.2. Aufbau der Signalverarbeitungselektronik 23 vddd! Vlo! Vn gndd! gnd! Vp ResetCount VpBus OutputEnable CK(in) CK(out) LoadLatch Flipflop (Zähler) Bustreiber Latch Abbildung 2.6: Layout von Zähler-Flipflop, Latch und Bustreiber. Die Dimensionen der Zelle sind 25 × 30µm 2 (H×B). CK(in) und CK(out) bezeichnen den Takteingang und den Datenausgang des Flipflops. Ausgabetakt synchronisiert (Abbildung 2.7). Kanalkennung Die Schieberegister zur seriellen Datenausgabe wurden auf 16 Bit Breite erweitert. Diese zusätzlichen Bits enthalten die niederwertigsten drei Bits der Nummer des Kanals, dessen Daten sich in dem Schieberegister befinden (z.B. ‘000’ für Kanal #24 oder ‘101’ für Kanal #29). Diese so genannte Kanalkennung erlaubt eine einfachere Orientierung in den seriellen Daten und vereinfachen so die Inbetriebnahme des Chips. Die Erweiterung auf 16 Bit vereinfacht ebenfalls die computerunterstützte Datennahme. BUS
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