Chipentwicklung fu127 ur Pixel - Prof. Dr. Norbert Wermes ...

26 2. Entwicklung von Signalverarbeitungselektronik für Compton-Polarimetrie
CK
½CK
¼CK ⅛CK
Abbildung 2.9: 3-Bit synchroner Binärzähler (exemplarisch). Ähnlich wie
bei einem asynchronen Zähler wird der Ausgang der Flipflops negativ auf
den Eingang rückgekoppelt. Mittels eines XOR wird diese Rückkopplung
genau dann aktiv, wenn alle Ausgänge (UND) der vorherigen Flip ops auf
`1' liegen.
Phasenverschiebung der einzelnen Ausgänge aufgrund des ripple-delays nicht
mehr akzeptabel war. In di erentieller Stromlogik wurde daher ein synchroner
5-Bit Binärzähler als Frequenzteiler implementiert (siehe auch Abbildung
2.9).
Der Frequenzteiler ist ein Vorwärtszähler und wird mit dem Readout-Signal
auf Null gesetzt. Die Implementation als Vorwärtszähler bedeutet, dass die
erste steigende Flanke des RowCK-Signals nach 8 CK-Takten erscheint, die
erste Änderung des Select-Signals erst nach 16 CK-Takten. So ist sichergestellt,
dass die Bustreiber des ersten Kanals (#0) 16 CK-Takte Zeit zur
Stabilisierung ihrer Ausgänge haben. Allerdings führt dies zur Ausgabe von
17 Bit 3 ungültigen Daten zu Beginn der Auslese.
Erzeugung der Kanalkennungen Aus Gründen der Ansteuerung wird zusätzlich
ein 3-Bit asynchroner Zähler mit dem RowCK-Signal versorgt. Dieser
Zähler durchläuft die Sequenz von ‘000’ bis ‘111’ und enthält somit die
niederwertigsten drei Bits der Kanalnummer. Die Ausgänge dieses Zählers
werden an die höchstwertigen Bits der Schieberegister zur Datenausgabe
angeschlossen.
2.2.7 Erweiterte Testmöglichkeiten
Um eine detaillierte Analyse der digitalen Funktionen zu ermöglichen, wurden
erweiterte Testmöglichkeiten eingebaut. Über die I 2 C-Schnittstelle lässt sich
jedes vom Sequencer erzeugte Signal emulieren. Die Bustreiber in jedem
einzelnen Kanal lassen sich ebenfalls manuell einschalten. Auf diese Weise
lässt sich auf das 128-Bit Schieberegister verzichten und die Auslese kann
blockweise getestet werden.
3 16 Takte + 1 Takt durch zusatzliches Flip op am Ausgang