KOMPRESI CITRA JPEG BERBASIS FPGA XILINX SPARTAN-3E ...

30untuk memasukkan seluruh data. Begitu pula dengan proses pengeluaran datayang dilakukan secara sekuensial. Seluruh data dikeluarkan dalam 8 siklus clock.Jadi, waktu yang dibutuhkan dari proses akuisisi data input sampai pengeluaranoutput adalah 8 (akuisisi input) ditambah 6(komputasi DCT) dan ditambah8(pengeluaran) yaitu 22 siklus clock. Berdasarkan Gambar 3.3, pada tesis inidirancang operasi-operasi aritmetika pada setiap step algoritma DCT untukdikerjakan secara paralel pada tiap transisi positif clock.3.3.3. Perancangan pipeline modul DCT-1D.Menurut Lu, dkk(2009), pipelining adalah teknik implementasi algoritmakomputasi pada suatu piranti, yang membuat beberapa instruksi dikerjakan dalamwaktu bersamaan (overlap). Kebalikan dari teknik pipeline ini adalah single-cycleexecution yang hanya mengerjakan satu instruksi pada satu siklus.Gambar 3.3 Proses akusisi input, komputasi, dan pengeluaran output DCT-1DModul DCT-1D pada tesis ini bekerja secara sekuensial. Ada dua pilihanuntuk merealisasikan sistem komputasi sekuensial ini, yang pertama dengan cara30