KOMPRESI CITRA JPEG BERBASIS FPGA XILINX SPARTAN-3E ...

57dikodekan dengan bilangan tak bertanda 8 bit (0 -255) harus dikurangi dengan128 sebelum masuk ke penyandi JPEG. Dengan begitu piksel menjadi terkodekanmenggunakan bilangan 8 bit bertanda.Solomon (2004) menjelaskan tentang teknis pengelompokan data pixelpada citra yang akan dikompresi. Kompresi citra dilakukan terhadap setiap blokcitra yang berukuran 8x8. Sebelum dilakukan konversi, citra dibagi menjadibeberapa blok yang berukuran 8x8. Data pada blok diurutkan pada tiap kolomnya.Setelah suatu blok diproses, dilanjutkan dengan blok yang berada di bawahnyapada kolom yang sama. Jika pemrosesan sudah sampai pada blok terakhir padakolom tersebut, dilanjutkan pada blok pada kolom sebelah kanannya.a.2. Proses simulasiSimulasi diawali dengan pembuatan source code VHDL untuk test bench.Prosesnya ditunjukkan pada Gambar 3.19. Setelah test bench dipersiapkan, prosesselanjutnya adalah melakukan simulasi. Simulasi dijalankan menggunakansoftware ISE simulator.a.3. Hasil SimulasiSimulasi akan menghasilkan dua macam output berikut.a.3.1 Diagram pewaktuanDiagram pewaktuan digunakan untuk menganalisis pewaktuan data outputdan nilai dari beberapa sampel data. Dari diagram pewaktuan tersebut dapatdiketahui bahwa output sudah muncul pada saat yang tepat atau tidak. Selain itujuga dapat diketahui besarnya nilai output sudah seperti yang diharapkan atautidak.a.3.2. File teks yang berisi data yang sudah terkompresi57