Bez tytu³u-4 - Serwis Elektroniki

Chassis AE-4 firmy Sonydu bufora IC405 do wejœæ uk³adu pamiêci M2. Po³o¿enie prze-³¹cznika PAT1 zale¿y od trybu pracy odbiornika. Dla trybówTV i PAP na wyjœcie prze³¹cznika podawane s¹ sygna³y cyfrowe.W trybie PAT do wejœæ pamiêci do³¹czane s¹ sygna³y RGBteletekstu z bufora IC405. W trybie pracy TXT po³o¿enie prze-³¹cznika nie jest istotne.Z wyjœcia pamiêci M2 sygna³y cyfrowe podawane s¹ douk³adu prze³¹czaj¹cego PAP (9 sygna³ów cyfrowych) i do uk³aduprze³¹czaj¹cego PAT2 IC1822 typu MC14053 (3 sygna³ycyfrowe lub 3 sygna³y RGB z dekodera teletekstu w zale¿noœciod ustawienia prze³¹cznika PAT1). Sygna³y wyjœciowe zprze³¹cznika PAT2 kierowane s¹ razem ze strumieniem 9 sygna³ówcyfrowych do prze³¹cznika PAP i do uk³adu PROZO-NIC dla trybów pracy TV, PAP lub do prze³¹cznika teletekstuIC406 w trybie PAT. Po³o¿enie tego prze³¹cznika w trybie TXTnie jest istotne.Uk³ad PROZONIC przetwarza wejœciowe sygna³y cyfrowe.Wyjœciowe sygna³y z tego uk³adu kierowane s¹ do przetwornikacyfrowo-analogowego SDA9280. Dalsza czêœæ toruwideo odbiornika 16:9 jest taka sama jak w odbiorniku 4:3.Uk³ady scalone toru wideo sterowane s¹ przez mikrokontrolerIC1816 typu P87C654. Uk³ad ten kontroluje uk³ady czasowewytwarzaj¹ce impulsy steruj¹ce prac¹ pamiêci M1 i M2i impulsy steruj¹ce uk³adami odchylania HSYNC, VSYNC.Dekoder PALPlusPALPlus jest standardem s³u¿¹cym do przekazywania obrazuo formacie 16:9 zakodowanego w systemie PAL. Standardten kompatybilny ze standardem PAL usuwa g³ówne wadytego systemu polegaj¹ce na przes³uchach pomiêdzy torami luminancjii chrominancji. Umo¿liwia przy tym zwiêkszeniepasma toru luminancji do 5MHz, a chrominancji do 1.3MHz.Mo¿liwe jest to dziêki zastosowaniu rozwi¹zania nazywanegoCOLOURplus. Istniej¹ dwa tryby pracy kodera i dekoderaPALPlus: Camera-Mode i Film-Mode.W trybie Film-Mode sygna³ wizji tworzony jest z nagranejtaœmy poruszaj¹cej siê przy odtwarzaniu z prêdkoœci¹ 25 obrazówna sekundê. Oznacza to, ¿e w sygnale wizji o czêstotliwoœciobrazu 50Hz z ka¿dej klatki zostaj¹ utworzone dwa identycznepó³obrazy. W torze chrominancji dekodera PALPlusprzesuniête o 180 stopni pó³obrazy zostaj¹ odjête od siebie,czego rezultatem jest wymazanie informacji o luminancji i uzyskaniepe³nej szerokoœci pasma chrominancji (1.3MHz).W trybie pracy Camera-Mode nie mo¿na zastosowaæ metodyodejmowania pó³obrazów (jak w trybie Film-Mode), poniewa¿ró¿ni¹ siê one miêdzy sob¹. W trybie tym porównywanes¹ tylko linie.Nowoœci¹ w standardzie PALPlus jest wykorzystanie linii23, 623 i 318. Linie 23 i 623 s¹ liniami referencyjnymi dladekodera. W linii 23 przekazywana jest informacja o formacieobrazu (16:9 lub 4:3) oraz dane dotycz¹ce trybu pracy dekodera(Film-Mode lub Camera-Mode). Linia 623 jest lini¹ referencyjn¹luminancji.Linia 318 jest zarezerwowana do stosowania w przysz³oœcido korekcji odbiæ - funkcja ta bêdzie mia³a znaczenie przyprzesy³aniu sygna³ów cyfrowych.W odbiorniku 16:9 zastosowano dekoder PALPlus bazuj¹cyna uk³adach scalonych firmy TI i pamiêciach obrazu typuTMS4C2971H (TI).Uk³ady odchylaniaUk³ad SDA9361 firmy Infineon, którego schemat blokowyprzedstawiono na rysunku 13, zosta³ zastosowany w chassisAE-4 do sterowania uk³adem odchylania poziomego i pionowego.Jest on zasilany napiêciem +5V i zawiera:• uk³ad wytwarzania impulsów steruj¹cych odchylaniem poziomymz mo¿liwoœci¹ pracy na czêstotliwoœci 15.625kHzi 31.25kHz,• pêtlê PLL w uk³adzie odchylania poziomego,• uk³ad miêkkiego startu uk³adu odchylania poziomego,• uk³ad korekcji E/W,• sterowanie wzmacniacza uk³adu odchylania pionowegona czêstotliwoœciach 50Hz lub 100Hz,• uk³ad regulacji geometrii obrazu sterowany szyn¹ I 2 C.Wejœciowymi sygna³ami synchronizuj¹cymi s¹ impulsyHSYNC i VSYNC podawane do wejœæ 35 i 28 z uk³adu IC1810(CXD8626Q) oraz sygna³ zegara CLKI podawany do wejœcia1. Sygna³y te wytwarzane s¹ w torze wideo odbiornika. Sygna³yszyny I 2 C podawane s¹ do wejœæ 4 i 5 SDA9361.Na rysunku 14 przedstawiono schemat blokowy uk³aduodchylania z uk³adem SDA9361.Sygna³ zegarowy CLKI jest sygna³em o czêstotliwoœci27MHz (czêstotliwoœæ odchylania poziomego pomno¿onaprzez 834, co daje 31.25kHz×834=27MHz). Przy braku impulsówsynchronizacji na wejœciu HSYNC, uk³ad SDA9361synchronizowany jest impulsami CLKI.Na wyjœciu 8 (SCP) uk³adu SDA9361 obecne s¹ impulsySSC wykorzystywane w torze koloru odbiornika do kluczowaniaprocesora wizji TDA4780. Uk³ad koñcowy odchylaniapoziomego z tranzystorem Q802 sterowany jest uk³adem z tranzystoremQ801. Impulsy steruj¹ce HD pochodz¹ z wyjœcia 29uk³adu SDA9361.Z wyjœciowych impulsów transformatora odchylania poziomegoT805 wytwarzane s¹ nastêpuj¹ce napiêcia zasilaj¹ce:HPROTSSDVPROTCLKI 1LF1240117SCANSCP844VOFFDSELFH_233FH1_231TEST30CLEXT 3228VSYNCHSYNC 3542Uk³adzabezpieczaj¹cyUk³ad sterujacyCLLUk³ad PLL3 2X2 X1SCL2 SDA H5 4 26InterfejsICUk³ad sterowanialiniiUk³ad sterowaniaramkiUk³ad sterowaniakorekcj¹E/W292122HDVD+VD-20 E/WUk³ad PWM 27 PWMPrzetwornikD/AKorekcjawysokoœci iszerokoœciobrazu15ABLRys.13. Schemat blokowy uk³adu SDA9361.14 D/ASERWIS ELEKTRONIKI 3/2002 13