轻松实现高速串行I/O

SERDES 示例资料—RocketIO X 收发器概述
GT10_INFINIBA
ND_1
GT10_INFINIBA
ND_2
GT10_INFINIBA
ND_4
Infiniband,
1-byte 数据通道
Infiniband,
2-byte 数据通道
Infiniband,
4-byte 数据通道
GT10_XAUI_1 10GE XAUI,
1-byte 数据通道
GT10_XAUI_2 10GE XAUI,
2-byte 数据通道
有三种方法可以配置 RocketIO X 收发器:
GT10_10GE_8 10-Gbit Ethernet,
8-byte data path
GT10_10GFC_4 10-Gbit Fibre
Channel,
4-byte 数据通道
GT10_10GFC_8 10-Gbit Fibre
Channel,
8-byte 数据通道
GT10_AURORAX Xilinx 10G protocol,
_4
4-byte 数据通道
GT10_AURORAX Xilinx 10G protocol,
_8
8-byte 数据通道
静态属性可以通过 HDL 代码中的属性进行设置。属性的使用具体参见“设计原型
属性”,第 120 页。
属性的动态改变可以通过属性编程总线实现。
属性的动态改变也可以通过设计原型的端口实现。
RocketIO X 收发器由 PMA (Physical Media Attachment ,物理介质接入层)和 PCS(Physical
Coding Sublayer,物理编码子层)组成。PMA 包括串行器/解串器(serializer/deserializer ,
SERDES),TX 和 RX 缓冲器,时钟发生器和时钟恢复电路。PCS 包括 8b/10b 编码器/解码
器,64b/66b 编码器/解码器/扰码器/解扰器,以及用于支持通道绑定和时钟修正的弹性缓冲
器。此时,我们可以回顾一下图 1-1,第 110 页,图中给出了 RocketIO X 收发器的总体框图
和 FPGA 接口信号。
RocketIO X 收发器实例
针对不同的时钟机制,需要对参数进行相应修改,包括 USRCLK 和 USRCLK2 的时钟频率。
GT10_CUSTOM 的数据和控制端口通常会使用最大的数据宽度。如果设计中不需要如此大
的数据宽度,在 Verilog 设计中可以将没有使用的输入和输出线接地;在 VHDL 设计中则应
将没有使用的输入线接地,输出线悬空。
HDL 代码范例
设计过程中可以使用结构化设计向导(Architecture Wizard)来创建实例模板。针对特定的
应用,向导会自动生成代码和模板,并对模板属性进行相应设置。
112·Xilinx