轻松实现高速串行I/O

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8b/10b 列表列表1-2:有效控制“K”字符(续) 专用代码名称 HGF EDCBA位 Current RD – abcdei fghj Current RD + abcdei fghj K27.7 111 11011 110110 1000 001001 0111 K29.7 111 11101 101110 1000 010001 0111 K30.7 111 11110 011110 1000 100001 0111 注: 1. 仅用于测试与特性报告。 172 • Xilinx
附录 C 两种不同的 FPGA-to-FPGA 数据链路的比较作者:Carl Christensen Thomson Multimedia 公司 2002 年 11 月 6 日摘要本文针对同一系统中两种截然不同的 FPGA-to-FPGA 数据链路设计进行了详尽的比较。文中详细介绍了如何使用 Xilinx RocketIO SERDES 来实现高速数据链路。此高速链路运行在 3.125 Gb/s 速度下,并使用 8b/10b 编码,从而在不同底板的 FPGA 之间通过数米的电缆实现了有效载荷速率高达 2.5Gb/s 的传输。文中同时还描述了在同样的系统中如何来实现速率较低的数据链路,通过使用双倍数据速率(double data rate,DDR)LVDS 并配合时钟的传送,链路可以在两个处于相同底板但是不同 PCB 板上的 FPGA 之间以 156MHz 的时钟速率实现 400Mb/s 的有效载荷传输。本文的内容涉及到 PCB/模拟设计的一些关键点,但主要内容还是集中在数字实现、综合、仿真、接口、PAR 和时序约束这几部分上。系统开发开始后,对于设计师而言高速数据链路看上去会比较难实现,而低速链路会简单些。尽管在设计中两种链路都成功实现了,但是最难实现的数据链路却是出人意料的。简介当我们开始为新产品开发系统结构时,我们认识到我们的新产品需要两种截然不同的数据链路。一种数据链路用于满足约 400Mb/s 的数据传输需求,另一种链路则用于约 2.5Gb/s 的数据传输。较慢的数据链路用于 FPGA 间的连接,每个 FPGA 位于不同的 PCB 板上但在同一块底板上。高速数据链路也是用于连接两个 FPGA,但是两个 FPGA 位于不同的底板上。随着开发的开始,高速数据链路看上去会比较难实现,而低速链路会简单些。 XILINX·173
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连接功能解决方案 1.0版轻
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轻松实现高速串行 I/O 技巧
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第一章介绍数字I/O信号处
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介绍并行技术竭力适应新
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介绍随着IC通信速度的提
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图1-10:源同步时序模型介
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串并转换串并转换与并串
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第二章为何需要千兆位串
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图2-2:采用解串行化和串行
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表2-1给出了2种方式下所需
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板到板/背板为何需要千兆
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第三章技术实现千兆位串
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基本工作原理和总体框图
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为何SERDES速度如此之快? 图
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图3-6 多重相位提取电路的
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控制字符表 3-3列出了12个
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K表示控制字符。3位转化为
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通常,因为存在不允许的数
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常用的0位宽符号是t(结尾)
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低开销的代价是更长的对
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图3-18给出了一些最新发布
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等时同步(isochronous):频率匹
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图3-20给出了一个CML型的驱
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如果串行流包含多个比特
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眼图:数字采样示波器上通
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如果给定线路的长度以及
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图 3-35 均衡系统频率响应
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一些高端电缆有均衡化的
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主要有三个原因: 1. 宇宙射
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SERDES 技术促进 I/O 设计的
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第5章 Xilinx—您的设计合作
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信号完整性中心 XILINX—您
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Xilinx—强大的设计合作伙
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附录 A SERDES 示例资料 ——
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SERDES 示例资料—RocketIO X
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可用端口 SERDES 示例资料—
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表1-4 设计原型端口(续) 输
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