轻松实现高速串行I/O

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轻松实现高速串行 I/O· 图3-25 DCA屏幕拷贝图 3-26 预加重从图3-27中两个眼图可以看出,使用预加重减少码间干扰后,眼图的睁开度得到了改善。 44·XILINX Pre-Emphasis No Pre-Emphasis 图3-27 预加重和没有预加重的眼图
眼图:数字采样示波器上通常显示的波形。眼图用于指示信号质量。抖动、阻抗匹配以及幅度都可以用眼图来刻画。预加重可以通过两个平行的CML驱动来实现,其中的一个CML要落后一个位时间。图 3-28 和图3-29给出了一个示例电路及其波形,该电路通过驱动晶体管获得输出信号。差分传输线路图 3-28 预加重 CML电路图3-29 图3-28中所示CML电路的时序图数字设计工程师和PCB设计师们曾经一度认为布线只不过是简单的互连或连线。实际上,原型建造时通常采用一种叫做蛇行布线的技术。实际中并不是一定要运用传输线和传输线理论。如果线路的传输延时只是信号上升时间中的很小一部分,我们可以不使用传输线理论。技术 XILINX·45
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连接功能解决方案 1.0版轻
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第5章 Xilinx—您的设计合作
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信号完整性中心 XILINX—您
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Xilinx—强大的设计合作伙
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附录 A SERDES 示例资料 ——
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可用端口 SERDES 示例资料—
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表1-4 设计原型端口(续) 输
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表1-5 RocketIO X 收发器属性(
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和数据位 TXDATA[7:0]相关联
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接收结构 SERDES 示例资料—
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·POWERDOWN ·RXRESET ·TXRESET S
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表1-10 数据宽度,时钟比例(
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TXCHARISK SERDES 示例资料—Roc
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表1-15 数据对齐(续) ENMCOMMAA
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表1-17 发送端64b/66b编码器
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G(x) = 1 + x39 + x58 SERDES 示例
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图1-11 块同步状态机 SERDES
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时钟修正序列 SERDES 示例资
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01020304 05060708 000000FF 01020304
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事件指示 SERDES 示例资料—
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附录 B 8b/10b 列表本信息来
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表1-1: 有效数据字符(续) 数
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附录 C 两种不同的 FPGA-to-FP
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两种不同的 FPGA -TO-FPGA 数
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高速链路的问题和解决方
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附件D 术语表术语表 4b/5b:
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术语表确定性抖动:由具体
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OC-192:光学载波192 (10 Gb/s). P
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术语表于印刷电路板表面
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