轻松实现高速串行I/O

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轻松实现高速串行 I/O· 某些应用中的 FEC 由于设计师知道可能会发生错误,所以可以通过提供冗余数据位来恢复这些错误。 FEC:前向纠错—添加额外的位,用于帮助恢复错误数据让我们来看看 FEC 是怎样工作的。考虑一个待传输的数据块,其大小为 NxR 字节,分为 R 行,每行 N 字节。现在给矩阵的每一行附加额外的一个字节,并给矩阵附加额外的一行。这些地方就是额外的位置。数据块的附加信息就保存在这些额外的位置中。此例中,额外的信息是奇偶位。附加字节的每一位代表此行中各字节对应位的奇偶性。也就是说,P[1][0]是 D[1.1][0] D[1.2][0] D[1.3][0] …. D[1.N][0]的奇偶性。而对于额外的行而言,其中的每一位就是对应列中各位的奇偶性。也就是说,P[R+1.0][0]是 D[0.0][0], D[1.0][0] D[2.0][0] ….D[N.0][0]的奇偶性。矩阵的示意图如图 3-43 所示。图 3-43 FEC 框图数据和附加位同时通过链路传输。在另一侧,接收器会检查矩阵的奇偶性。如果数据的任一位是错误的,那么它会标记出来,并通过行值和列值来确定位置。只需要简单的取反, 即可纠正该位的错误。多位的错误即可能被纠正,也可能会导致混乱而且会阻止其他错误的纠正,这取决于错误发生的位置。这种方法通常称作简单矩阵奇偶性法,而且也是 FEC 的最初类型。这也是多数 FEC 方法基本模块。这个例子是简单易懂的,但是它有局限性。针对恶劣环境和性能不好的传输通道,已经开发出多种 FEC 方法,例如 Viterbi,Reed-Soloman 和 Turbo 编码。所有这些方法都有强大的纠错能力,但是纠错也是有代价的: ·运行速度不够快:与大多数可以在常规结构下发挥作用的方法相比,千兆位级 SERDES 的速度较快。 ·编解码器太过庞大:编码器和解码器的电路逻辑数量可能会是 MGT 及其剩余部分的十倍。 ·编码开销过大:编码开销就是那些附加的位。编码开销过大常常可以使一种 FEC 方法不可行。 54·XILINX
SERDES 技术促进 I/O 设计的发展 SERDES 技术中的各种可用功能极大地促进了 I/O 设计的发展。SERDES 的各种功能例如 RX 定位、时钟管理器、发送/接收 FIFO、线路编码器/解码器等被广泛用于提高速度和精确度。SERDES 在未来 I/O 设计中扮演着重要角色,它提供的各种功能也将是高效 I/O 器件设计的重要工具。技术 XILINX·55
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连接功能解决方案 1.0版轻
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第一章介绍数字I/O信号处
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Xilinx—强大的设计合作伙
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附录 A SERDES 示例资料 ——
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SERDES 示例资料—RocketIO X
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可用端口 SERDES 示例资料—
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表1-4 设计原型端口(续) 输
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表1-5 RocketIO X 收发器属性(
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和数据位 TXDATA[7:0]相关联
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接收结构 SERDES 示例资料—
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·POWERDOWN ·RXRESET ·TXRESET S
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表1-10 数据宽度,时钟比例(
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TXCHARISK SERDES 示例资料—Roc
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表1-15 数据对齐(续) ENMCOMMAA
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表1-17 发送端64b/66b编码器
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G(x) = 1 + x39 + x58 SERDES 示例
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图1-11 块同步状态机 SERDES
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时钟修正序列 SERDES 示例资
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01020304 05060708 000000FF 01020304
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事件指示 SERDES 示例资料—
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附录 B 8b/10b 列表本信息来
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表1-1: 有效数据字符(续) 数
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附录 C 两种不同的 FPGA-to-FP
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两种不同的 FPGA -TO-FPGA 数
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高速链路的问题和解决方
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附件D 术语表术语表 4b/5b:
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术语表确定性抖动:由具体
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OC-192:光学载波192 (10 Gb/s). P
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术语表于印刷电路板表面
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