轻松实现高速串行I/O

轻松实现高速串行 I/O
们必须密切注意信号完整性问题。例如,有个供应商报告说,他们第一次试图将高速、千兆位
级串行设计用于某种特定应用时,失败率为90%。为了提高成功率,我们可能需要进行模拟仿
真,并采用更复杂的新型旁路电路。事实上,我们甚至需要对旁路电路进行仿真和建模。
而且,阻抗控制的 PC(印刷电路)板、高速连接器和电缆的费用较高。我们必须处理数字仿真中
的复杂性和时基较小的问题。并且,在利用预设协议的时候,必须为集成过程计划时间,并且
为协议的开销安排额外的逻辑电路或 CPU 时钟周期。
千兆位I/O用于何处?
起初,千兆位级串行器/解串器(SERDES)仅局限于用在电信行业和少数缝隙市场(如广播视
频)。如今,MGT应用出现在电子行业的各个角落——军事、医疗、网络、视频、通信等等。
MGT也可以用于背板或机箱之间的PCB上。对于电子行业的发展前景而言,MGT至关重要。下
面是采用千兆位级SERDES的行业标准示例。
16
• 光纤通道(FC)
• PCI Express
• RapidIO串行
• 先进交换互连(Advanced Switching Interface)
• 串行ATA
• 1-Gb以太网
• 10-Gb以太网(XAUI)
• Infiniband 1X、4X、12X
芯片到芯片
SERDES最初用于盒间通信。但是,因为它能出色地处理同一块电路板上的芯片间通信,因而
在市场上引起了轰动。先前,芯片间通信仅采用并行技术。用于串行化和解串行化的逻辑门数
量远远超过了因引脚数目减少而节省的逻辑门数量。
但是,采用深亚微米结构,就可以在极小的芯片上获得数量惊人的逻辑门电路,从而使SERDES
也能够以极低的芯片成本实现。除此之外,对I/O带宽日益增长的需求使得SERDES迅速成为进
行芯片间大量数据传输的合理选择。使用SERDES进行芯片间通信具有如下好处:
• 引脚数:更小、更经济的封装。
• 引脚数:PCB层数减少。
• 更小的封装:电路板更小、更经济;设计更紧凑。
• SSO:较少的引脚和差分信令消除了SSO问题。
• 功耗:通常,高速串行链路的功耗要小于并行链路。这一特点在一些有源偏置/终端的高
速并行标准,例如高速晶体管逻辑(HSTL)中尤为明显。
• 内含控制线路:通常,并行接口除了数据线外,还需要一些控制线和使能线。大多数协
议下使能和控制性能都可以嵌入到串行链路中。
• Xilinx