轻松实现高速串行I/O

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连接功能解决方案 1.0版 <strong>轻松实现高速串行I</strong>/O FPGA应用设计者指南作者: Abhijit Athavale Xilinx公司连接功能解决方案部市场营销经理和 Carl Christensen Xilinx公司技术营销部 i
轻松实现高速串行 I/O © 2005 Xilinx, Inc 版权所有。XILINX、Xilinx 标识、以及本书中标明的其他商标均为 Xilinx 公司的商标。PowerPC 是 IBM 公司的商标。其他全部商标均为其持有者各自所有。 ii 免责声明:本书提供的信息是“初级信息”,不用于设计目的。Xilinx 目前所提供的设计、编码或信息仅限于此。Xilinx 提供设计、编码或信息作为这种特性、应用或标准的一种可能设计,Xilinx 不声明这种设计能免于任何侵权索赔。您需负责为您的这种设计获得所需的任何权利。Xilinx 明确拒绝就这种设计的合理性做出任何保证(包括但不限于关于这种设计可免于侵权索赔的任何保证或声明、以及关于适销性或适合于特定用途的任何默示保证)。本书提及的全部术语均为知名的商品商标或服务商标,为其持有者各自所有。本书中使用的这些术语不会影响任何商品商标或服务商标的有效性。本公司保留所有权利。未经出版商书面许可,不允许以任何形式或采取任何方式复制本书的任何部分。获取本书复印件,请致信: 初版1.0 2005年4月 PN0402399 Xilinx Connectivity Solutions Product Solutions Marketing/Xilinx Worldwide Marketing Dept. 2450, 2100 Logic Drive, San Jose, CA 95124 电话:408.879.6889, 传真:308.371.8283 serialio@xilinx.com
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图3-20给出了一个CML型的驱
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如果串行流包含多个比特
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眼图:数字采样示波器上通
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如果给定线路的长度以及
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图 3-35 均衡系统频率响应
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一些高端电缆有均衡化的
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主要有三个原因: 1. 宇宙射
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SERDES 技术促进 I/O 设计的
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第5章 Xilinx—您的设计合作
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信号完整性中心 XILINX—您
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Xilinx—强大的设计合作伙
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附录 A SERDES 示例资料 ——
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SERDES 示例资料—RocketIO X
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可用端口 SERDES 示例资料—
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表1-4 设计原型端口(续) 输
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表1-5 RocketIO X 收发器属性(
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和数据位 TXDATA[7:0]相关联
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接收结构 SERDES 示例资料—
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·POWERDOWN ·RXRESET ·TXRESET S
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表1-10 数据宽度,时钟比例(
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TXCHARISK SERDES 示例资料—Roc
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表1-15 数据对齐(续) ENMCOMMAA
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表1-17 发送端64b/66b编码器
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G(x) = 1 + x39 + x58 SERDES 示例
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图1-11 块同步状态机 SERDES
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时钟修正序列 SERDES 示例资
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01020304 05060708 000000FF 01020304
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事件指示 SERDES 示例资料—
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附录 B 8b/10b 列表本信息来
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表1-1: 有效数据字符(续) 数
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附录 C 两种不同的 FPGA-to-FP
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两种不同的 FPGA -TO-FPGA 数
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高速链路的问题和解决方
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附件D 术语表术语表 4b/5b:
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术语表确定性抖动:由具体
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OC-192:光学载波192 (10 Gb/s). P
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术语表于印刷电路板表面
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