轻松实现高速串行I/O

时钟修正序列
SERDES 示例资料—RocketIO X 收发器概述
时钟修正的核心工作是在比特流中搜寻idle时隙。idle时隙的搜寻启动时钟修正进程。
时钟修正电路检测的idle时隙由下列属性的低10位具体指定:
·CLK_COR_SEQ_1_1
·CLK_COR_SEQ_1_2
·CLK_COR_SEQ_1_3
·CLK_COR_SEQ_1_4
·CLK_COR_SEQ_2_1
·CLK_COR_SEQ_2_2
·CLK_COR_SEQ_2_3
·CLK_COR_SEQ_2_4
每个时钟修正序列属性的第11位决定进行8位比较还是进行10位比较。
时钟修正序列包括8个字(每个字10位),在比特流中检测这些序列。时钟修正序列的
长度可以是1、2、3、4或者8字节。
当用户指定的修正序列长度为1-4之间时,CLK_COR_SEQ_1_*是最先首先搜索的模
板。CLK_COR_SEQ_1_1是最低字节,在发送端最先发送,同时在接收端最先检测到。如果
修正序列长度在1-4之间且CLK_COR_SEQ_2_USE信号为高,则由CLK_COR_SEQ_2_*
定义的序列作为匹配的第二模板。在这种情况下,只要和序列1或序列2的模板中的一个相
匹配,即是正确的时钟修正序列。
因为有2个或3个字节没有使用,所以CLK_COR_SEQ_MASK的相应位必须设置为逻辑
1以表示未使用这些字节。
若用户指定的长度为8字节,则CLK_COR_SEQ_1_*承载前4个字节,而
CLK_COR_SEQ_2_*承载后4个字节。CLK_COR_SEQ_1_1是最低字节,在发送端最先发送,
同时在接收端最先检测到。此时CLK_COR__SEQ_2_USE必须设置为高。
时钟修正序列将接收数据(作为RXRECCLK的映射)和RXUSRCLK相适配,消除两者
之间的频率差异。大多数的设计原型都有相应协议的默认设置。只有GT_CUSTOM设计原型
允许把修正序列设置为任意类型协议。序列包括11位,其中10位为串行数据。第11位有两种
不同的格式,典型的使用方式是:
·0,不一致性错误标志,串行数据是K字符或者8位数据(在8b/10b解码之后,取决于
CLK_COR_8B10B_DE)。
·0,10位数据(没有8b/10b解码时,取决于CLK_COR_8B10B_DE)
·1,xx,同步字符(使用64b/66b编码)
·1,xx,8位数据值
XILINX·151