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MPC-WORKSHOP JULI 2012 r(x) berechnet. j = 0, 1 ... ist ein Iterationszähler und L ( j) ist der Grad des Fehlerstellenpolynoms in der jten Iteration. Ist die Anzahl der Fehler kleiner oder gleich t 1 , wird die Diskrepanz Null für alle Iterationen j ≤ 2t1 1. Ist die Diskrepanz Δ ( j) Null für alle Iterationen j = 2t1-1,..., 2t-1 so haben wir ein gültiges Codewort vˆ (x) ∈ C . Da die Berechnung der Diskrepanz Teil des BMA ist, kann die parallele Implementierung auch für die Prüfung in den Iterationen j ≥ 2t1 -1 verwendet werden. Die parallele Implementierung des BMA benötigt daher lediglich 2t 1 Multiplikationen, die bei einem GF(2 ) 14 jedoch eine sehr hohe Komplexität besitzen. C. Durchschnittliche Anzahl von Iterationen Die Anzahl der Iterationen eines parallelen oder seriellen BMA ist konstant und wird durch die Fehlerkorrekturfähigkeit festgelegt. Bei der gemischten parallelen und seriellen Implementierung hängt die Anzahl der Iterationen von der tatsächlichen Anzahl der Fehler ab. In diesem Abschnitt beschreiben wir, wie die durchschnittliche Anzahl von Iterationen bestimmt werden kann. Des Weiteren zeigen wir, wie man ein optimales t 1 bestimmt. Sei p( t1 , ε ) die bedingte Wahrscheinlichkeit, dass die Anzahl der aufgetretenen Fehler größer als t 1 ist, gegeben dass mindestens ein Fehler auftrat. Die bedingte Wahrscheinlichkeit hängt von t 1 und der Bitfehlerwahrscheinlichkeit ε des BSC ab. Die durchschnittliche Anzahl der Iterationen ist dann ⎢ t + t1 ⎥ 2 N = ⎢ + p( t1, ε ) t 2 ⎥ ⎣ ⎦ für den binären BCH-Code und 2 N = t + t + 2 p( t , ε ) t 1 für den nicht binären Code. Für den BSC kann ( t , ε ) angenähert werden durch Syndrome parallel computer BMA 1 S(x) Abbildung 6: Decoder Architektur für zweistufigen BMA. p 1 serial BMA Buffer sel σ(x) Chien search e(x) n ⎛n ⎞ i 2 ∑ ( 1 ) t i t 1 ⎜ i ⎟ ⎟ε − ε = 1+ p( t1, ε ) ≈ ⎝ ⎠ n 1− ( 1− ε ) wobei der Zähler die Wahrscheinlichkeit ist, dass die Anzahl der Fehler größer t 1 ist. Der Nenner ist die Wahrscheinlichkeit, dass mindestens ein Fehler auftritt. Die mittlere Anzahl von Iterationen sollte die Bedingung N ≤ 2t erfüllen, um zu gewährleisten, dass der mittlere Durchsatz nicht reduziert wird. Um die Performanz einer parallel/seriellen BMA Implementierung darzustellen, betrachten wir ein typisches Beispiel für Flashspeicher. Um eine Sektorgröße von 1kByte zur Verfügung zu stellen, benötigen wir eine Codedimension k = 8288 . Dies beinhaltet die Datenbits sowie zusätzliche Bits, die vom Flash- Controller benötigt werden. Für die Zuverlässigkeit gilt die Anforderung, dass ein Sektor mit einer Wahr- -16 scheinlichkeit von höchstens pblock ≤ 10 fehlerhaft sein darf. In diesem Beispiel betrachten wir nun drei verschiedene BCH-Codes mit unterschiedlichen Fehlerkorrekturfähigkeiten. Die Parameter sind in Tabelle 1 zusammengefasst. Da die Bitfehlerwahrscheinlichkeit mit zunehmender Anzahl der Schreibund Löschzyklen zunimmt, betrachten wir die höchste tolerierbare Bitfehlerwahrscheinlichkeit. In Tabelle I ist der Wert ε t die maximale Bitfehlerwahrscheinlichkeit, bei der die Blockfehlerwahrscheinlichkeit 16 von 10 - eingehalten werden kann. Der Wert t1 ,opt ist der optimale Wert für t 1 , bei dem die mittlere Iterationsanzahl minimal ist. Die Verbesserung im Vergleich zu einer parallelen Implementierung ist in Abbildung 7 dargestellt. Diese zeigt die Reduktion der Iterationsanzahl t- N für verschiedene Werte von t 1 und t . 37
Tabelle 1: Parameter dreier verschiedener BCH-Codes für Flashspeicher mit 1 kByte Sektorgröße. t 24 48 96 n 8624 8960 9623 ε t p t , ε ) ( 1 t t t , opt 3⋅ 10 D. Chien-Search −4 −3 Die Fehlerpositionen sind durch das Fehlerstellenpolynom σ (x) bestimmt. Die Aufgabe der Chien-Search ist, die inverse DFT auf dieses Polynom anzuwenden. Dies geschieht durch σ t l ( α ) = ∑ = i 0 σ α In einer Hardwareimplementierung kann man über die Fehlerpositionen l iterieren, wobei je Iteration jede i Stelle i des Fehlerstellenpolynoms σ ( α ) berücksichtigt wird. Ist das Ergebnis Null, so ist an dieser Stelle ein Fehler aufgetreten und das entsprechende Informationsbit wird invertiert. Da sich der Grad des Fehlerstellenpolynoms mit t verändert, muss der Term t ∑ = i 1, 3⋅ 10 σ α 0 an den Code angepasst werden. Eine Multiplexerschaltung wählt die jeweilige Fehlerkorrekturfähigkeit t . 38 Abbildung 7: t-N für die drei BCH-Codes aus der Tabelle. 1 1, 4⋅ 10 i il i −3 6, 5⋅ 10 −4 8 23 59 il . 3, 8⋅ 10 −3 2, 3⋅ 10 −4 HARDWARE-ENTWURF EINER FLEXIBLEN FEHLERKORREKTUREINHEIT FÜR FLASHSPEICHER VI. FAZIT Das komplette Design eines BCH-Encoders und Decoders wurde in Verilog HDL implementiert und auf einem Xilinx Virtex4 (xc4vlx200) FPGA verifiziert. Für diesen FPGA benötigt ein 24-bit korrigierender paralleler BMA 11069 Lookup Tables (LUT), während der serielle 48-bit korrigierende BMA 3462 LUT belegt. Insgesamt werden für eine serielle/parallele Mischimplementierung 14531 LUT benötigt. Eine rein parallele Implementierung für einen 48-bit korrigierenden BMA benötigt 29655 LUT. In diesem Artikel haben wir den Encodier- und Decodierablauf des BCH-Codes erläutert. Eine wichtige Anforderung dabei war, mehrere Codes in einer Hardwareimplementierung zu realisieren. Diese Flexibilität wurde durch eine gemischte seriell/parallel Implementierung des BMA erreicht. Diese Implementierung erlaubt es, ohne Reduktion des mittleren Durchsatzes den Flächenbedarf signifikant zu verringern. LITERATURVERZEICHNIS [1] R. Micheloni, A. Marelli, R. Ravasio, „Error Correction Codes for on-Volatile Memories”, Springer, 2008. [2] E. Yaakobi, J. Ma, L. Grupp, P. Siegel, S. Swanson, and J. Wolf, „Error characterization and coding schemes for flash memories”, in IEEE GLOBECOM Workshops, Dec. 2010, pp. 1856-1860. [3] R. E. Blahut, „Algebraic Codes for Data Transmission. “, Cambridge Univeristy Press, 2003. [4] W. Liu, J. Rho, and W. Sung, „Low-Power High-Throughput BCH Error Correction VLSI Design for Multi-Level-Cell NAND Flash Memory“, in Signal Processing Systems Design and Implementation, 2006. SIPS ’06. IEEE Workshop on, oct. 2006, pp. 303-308. [5] R. E. Blahut,, „Theory and Practice of Error Control Codes.”, Addison-Wesley, 1983. [6] M. Bagatin, „Effects of Ionizing Radiation in Flash Memories“, University of Padova, 2010. [7] J. Spinner, J. Freudenberger, „Generierung von Codekomponenten für BCH-Encodierer“, MPC Workshop, 2012.
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