[Geben Sie hier die Überschrift ein] - MPC

.NOP {255:8 0:5 0:5 0:4 0:10 0:16 0:16 }
.BRK {00000000b:8 0:5 0:5 0:4 0:10 0:16 0:16 }
.JMP à {2:8 0:5 0:5 0:4 0:10 Cd:16 @1:16}
.BRA Cà,à {2:8 0:5 0:5 0:4 0:10 @1:16 @2:16}
.CALL Cà,à {3:8 0:5 0:5 0:4 0:10 @1:16 @2:16}
Abbildung 3: Auszug aus der HASM-Def. mit Befehlsformaten.
Init NOP
BRK
MISC MAGU1An, 0020h
LOOP L_End, #3
NOP
L_End BRK
NOP
Abbildung 4: HASM Assemblerprogramm.
sembler für beliebige Prozessoren, Mikrocontroller
und Signalprozessoren generieren zu können.
Die Generierung des Assemblers für den Soft-Core-
Prozessor erfolgt dabei über eine Tabelle, in der die
Befehle des Prozessors auf Bit-Ebene definiert sind.
Außerdem können in der Tabelle physikalische und
virtuelle Speicher-Segmente, Assemblerdirektiven und
weitere Anweisungen definiert werden [8]. Der
HASM Assembler basiert auf einer Konfigurationstabelle,
mit der die Architektur des Soft-Core-
Prozessors abgebildet wird. Die Konfigurationstabelle
ist zeilenorientiert und wird durch das erste Zeichen in
der Zeile festgelegt. In Abbildung 3 ist ein Ausschnitt
aus der Konfigurationstabelle zu sehen. Eine Prozessorinstruktion
wird über einen Punkt als Präfix eingeleitet
und für den Assembler in Form von mnemonischen
Abkürzungen definiert. Der Bezeichnung der
Prozessorinstruktion folgt eine Sequenz von Argumenten,
die das Instruktionsformat repräsentieren.
Die eigentlichen Umsetzungsanweisungen, zusammengesetzt
aus den Anweisungen, müssen in geschweiften
Klammern gesetzt werden. Alle Anweisungen
haben dabei immer die Form :.
Getrennt durch einen Doppelpunkt steht hierbei auf
der linken Seite das Argument und auf der rechten
Seite die Anzahl der Bits, die für dieses Argument
verwendet werden sollen. Ein variables Argument
wird mit ‚@‘ gekennzeichnet und bei der Assemblierung
durch einen Wert ersetzt.
In Abbildung 4 ist ein Ausschnitt aus einem Assemblerbeispielprogramm
zu sehen. Das Programm
beginnt mit einem Init-Label, gefolgt von einer NOP
Instruktion. Namen, die in der ersten Spalte des Assemblerprogramms
stehen, werden als Labels interpretiert.
Dabei ist darauf zu achten, dass zwischen den
Labels und den Instruktionen mindestens ein Leerzeichen
enthalten ist. Enthält eine Zeile nur Code, muss
diese mit einem Leerzeichen beginnen.
SOFT-CORE-PROZESSOR MIT
MULTITHREADING FÜR DSP-ANWENDUNGEN
Tabelle 1: Auszug aus der Report-Datei mit dem Ressourcen-
Verbrauch des Soft-Core-Prozessors nach der Synthese für die
Spartan6-Familie.
Ressourcen Utilization Available Utilization
Register 3021 54576 5 %
LUT 3793 27288 13 %
Slice 1235 6822 18 %
IO 34 218 15 %
RAMB 11 116 9 %
BUFG 2 16 12 %
VII. VERIFIKATION
Die Funktionalität des Designs wurde mittels einer
Simulation überprüft. Für die Simulation des Soft-
Core-Prozessors wurde eine Testbench implementiert,
die alle notwendigen Signalwechsel (Stimuli) an den
Eingängen der zu testenden Einheit (DUT - Device
Under Test) bereitstellt. Die Ausgangssignale vom
DUT wurden anhand einer grafischen Darstellung des
zeitlichen Verlaufs überprüft. Mit dieser Testbench
lassen sich typische Fehler bei der Abarbeitung von
Instruktionen im Prozessor erkennen. Diese Testbench
basiert auf einem Testprogramm, welches mit dem
HASM-Assembler generiert wurde und verschiedene
Testfälle abdeckt, um so die Eigenschaften des Soft-
Core-Prozessors zu testen. Das Testprogramm beinhaltet
im Wesentlichen einzelne Tests für arithmetisch-logische
Operationen, bedingte und unbedingte
Sprünge sowie Schleifenanweisungen für die korrekte
Adressgenerierung und Interrupts. Des Weiteren wird
durch die Testbench die funktionale Korrektheit gewährleistet,
wenn der Soft-Core-Prozessor mit einer
variablen Anzahl an Threads skaliert wird. Insbesondere
stellt die Testbench sicher, dass der Threadkontext
des jeweiligen Threads auch bei maximaler Auslastung
des Prozessors konsistent bleibt. Weiterführende
Informationen zur funktionalen Verifikation
sind in [9], [10] zu finden.
VIII. SYNTHESEERGEBNISSE
Die Analyse wurde mit PlanAhead, einer leistungsfähigen
Analyse- und Floorplanning Software durchgeführt.
Tabelle 1 listet einige wesentliche Kennzahlen
nach dem Place & Route (PAR) zur Ressourcenauslastung
des DSP auf dem XC6SLX45-CSG324 aus
der Spartan6 Familie auf. Bei diesen Werten handelt
es sich um einen Mindestbedarf. Dieser Bedarf erhöht
sich entsprechend, wenn die Applikation Threads über
die Mindestanzahl hinaus benötigt. Der Soft-Core-
Prozessor wurde auf einem Spartan6 der Firma Xilinx
platziert. Nach dem Place und Route kann er mit einer
maximalen Taktrate von 133,245 MHz betrieben werden.