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Lista de Figuras
1.1 Gráfico indicativo de reconfiguração parcial não-disruptiva. . . . . . . . . . . . . . 6
2.1 Taxonomia Olimpo. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
2.2 Evolução das arquiteturas reconfiguráveis. . . . . . . . . . . . . . . . . . . . . . . . 17
2.3 Esquema interno em alto nível do FIPSoC. . . . . . . . . . . . . . . . . . . . . . . . 20
2.4 Exemplo de relocação e desfragmentação. . . . . . . . . . . . . . . . . . . . . . . . 21
2.5 Um FPGA com arquitetura básica para permitir RTR (a), e a arquitetura do R/D FPGA
(b). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
2.6 Três estágios do algoritmo de treinamento por retro-propagação. . . . . . . . . . . . 27
2.7 Lógica projetada é dependente do dispositivo. . . . . . . . . . . . . . . . . . . . . . 33
2.8 Ligação unidirecional página-à-página. . . . . . . . . . . . . . . . . . . . . . . . . . 34
2.9 Exemplo de aplicação do PipeRench: virtualização de um pipeline de 5 estágios em
um dispositivo que suporta apenas 3 estágios . . . . . . . . . . . . . . . . . . . . . 36
2.10 Arquitetura Garp. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
2.11 Abstração da arquitetura PipeRench. . . . . . . . . . . . . . . . . . . . . . . . . . . 39
2.12 Esquema de um Elemento de Processamento (EP). . . . . . . . . . . . . . . . . . . 40
2.13 Esquema da estrutura interna do RAW. . . . . . . . . . . . . . . . . . . . . . . . . . 41
2.14 Arquitetura Trumpet. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
2.15 Arquitetura do barramento CoreConnect. . . . . . . . . . . . . . . . . . . . . . . . 44
3.1 Fluxo de projeto com JBits e XHWIF. . . . . . . . . . . . . . . . . . . . . . . . . . 50
4.1 Diagrama da Cache Logic, onde cores armazenados em memória configuram o FPGA
em tempos diferentes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
4.2 Organização do SoC FPSLIC, da Atmel. . . . . . . . . . . . . . . . . . . . . . . . . 58
4.3 Esquema de um CLB do FPGA XCV300 . . . . . . . . . . . . . . . . . . . . . . . 59
4.4 Disposição em colunas dos elementos do FPGA Virtex XCV300. . . . . . . . . . . . 60
4.5 Abstração de um quadro do FPGA XCV 300. . . . . . . . . . . . . . . . . . . . . . 61
4.6 Formato de um registrador de comando. . . . . . . . . . . . . . . . . . . . . . . . . 63
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