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Figura 4.11: Localizando o bit 14 de uma F-LUT para uma dada CLB. ➢ Linha onde encontra-se a CLB desejada: ; ➢ Coluna onde encontra-se a CLB desejada: ; ➢ Número de colunas do dispositivo: ; Além disto, há que se aplicar o seguinte algoritmo abaixo: ¥ se então ¢ £ ¥¢ senão ¥ ¥ Considerando o dispositivo XCV100, e aplicando as informações no algoritmo acima, para o caso dado, o Major Address será: ¢ £ 68
Assim, como mostrado na Figura 4.11, a CLB denotada por R1C1.S0 encontra-se na coluna 30 do FPGA. O passo seguinte é identificar em qual quadro desta coluna encontra-se o bit desejado. Tal infor- mação é chamada Minor Address, ou MNA, e é dada pela Equação 4.2: Onde: £¢¥¤§¦©¨ ¡ ➢ wd equivale ao número de bits por palavra (32) £ (4.2) ➢ a diferença entre lut_bit + wd e o restante da equação deve-se ao deslocamento horizontal dependente da fatia onde se encontra o bit desejado. Na Figura 4.12 pode ser visto que há uma distância em quadros considerável entre as LUTs da fatia 0 e as LUTs da fatia 1. Se Slice = 0, MNA = lut_bit + 32. Se Slice = 1, MNA = 15 - lut_bit. Utilizando a Equação 4.2 obtém-se: ¤¡ , portanto, MNA = 46. A Figura 4.12 mostra um ilustração do que foi obtido até agora. Através do MJA encontrou-se a coluna desejada. O MNA indicou em qual quadro encontra-se o bit procurado. Contudo, até o momento não é sabida a altura (em bits) onde se localiza o bit 14 da F-Lut contida em R1C1.S0. A posição vertical do bit (relativa ao quadro) é obtida através do cálculo do Frame Bit Index, ou fm_bit_idx, pela Equação 4.3: Onde: ©¢ ©¤¡§¥ ➢ FG vale 1 caso o bit desejado encontre-se na G-Lut, e 0 para F-Lut; (4.3) ➢ é multiplicado por 18 porque esta é a altura em bits de um CLB, logo esta multiplicação fornece o início de um CLB, conforme a linha onde se encontra; ➢ O valor 3 adicionado indica que o bit inicial de uma LUT fica 3 bits abaixo do início de um CLB; 69
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