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tamanho do hardware disponível. Além disso, uma estrutura de computação tem que ser fixa em tempo de execução, sem a possibilidade de alocação dinâmica de recursos. Além disso, programas desenvolvidos para um dispositivo em particular (ou conjunto de dispositivos) possuem compatibilidade de código-fonte bastante limitada, e nenhuma compatibilidade do arquivo de configuração entre dispositivos de diferentes fabricantes. Organizar um programa para uma nova geração de dispositivos, ou para um dispositivo menor e mais barato, ou ainda com consu- mo mais baixo, tipicamente requer esforço humano substancial. Como solução a estes problemas, é apresentada a computação organizada em fluxos para execução reconfigurável (Stream Computations for Reconfigurable Execution - SCORE) [DEH00]. O modelo computacional SCORE tenta resolver a limitação de recursos físicos através da virtualização de recursos computacionais, de comunicação e de memória do hardware reconfigurável. Configurações do FPGA são particionadas em páginas de tamanho fixo que se comunicam: em analogia à memória virtual, o hardware é carregado (paged in) sob demanda. A comunicação por fluxo entre as páginas que não estão simultaneamente no dispositivo pode ser transparentemente buferizada 3 através da memória. O fluxo é uma ligação unidirecional página- à-página (Figura 2.8). Este esquema permite uma aplicação particionada explorar mais as páginas disponíveis fisicamente, sem necessidade de recompilação. Figura 2.8: Ligação unidirecional página-à-página. Em função dessa abordagem, SCORE permite que as reconfigurações sejam menos freqüentes, o que acarreta a amortização do custo de reconfiguração sobre um grande conjunto de dados. Com um projeto adequado de hardware, este esquema permite compatibilidade binária e escala- bilidade entre diferentes famílias de dispositivos através da compatibilidade das páginas. Para as aplicações beneficiarem-se dos recursos físicos adicionais (páginas), o modelo de progra- mação é uma abstração natural da comunicação que ocorre espacialmente entre blocos de hardware. Isto é, o grafo do fluxo de dados captura os blocos de computação (operadores) e a comunicação (fluxo) entre eles. Uma vez capturado, é possível explorar técnicas para mapeamento desses grafos em 3 Neologismo baseado no termo em inglês buffer, que é um recurso de armazenamento temporário na memória 34
hardware de tamanho arbitrário. Além do mais, a composição em tempo de execução dos grafos é su- portada, possibilitando uma estrutura de aplicação orientada a dados, alocação dinâmica de recursos e integração entre módulos de hardware (cores) desenvolvidos ou compilados separadamente. 2.4.4 Pipeline de Configurações Analisando-se a natureza estática de uma configuração, verifica-se a existência de dois problemas significativos: a) Uma computação pode requerer mais hardware do que há disponível; b) Um projeto de hardware não explora recursos adicionais de hardware que serão disponibiliza- dos em futuras gerações desse hardware. Uma técnica chamada de reconfiguração por pipeline de configurações pode implementar uma lógica maior que a capacidade do dispositivo alvo, através de rápidas e sucessivas reconfigurações desse hardware [GOL00]. Pipeline de configurações envolve a virtualização do hardware pela divisão da lógica estática em pequenos pedaços que corresponderão a estágios do pipeline na aplicação. A Figura 2.9 ilustra o processo de virtualização de uma lógica com cinco estágios em um dispositivo capaz de implementar apenas três desses estágios. A Figura 2.9-a mostra a aplicação com 5 estágios, e cada estágio do pipeline em sete ciclos consecutivos de relógio. A Figura 2.9-b ilustra o estado dos estágios imple- mentados no dispositivo, bem como a forma que a aplicação é executada. Neste exemplo, o primeiro estágio do pipe virtual é configurado no ciclo 1, e está pronto para ser executado no ciclo seguinte, e é executado por dois ciclos consecutivos. Embora não haja 4 estágios físicos no pipe, no ciclo 4, o quarto estágio do pipe virtual é configurado no estágio físico 1, substituindo o primeiro estágio virtual. Em geral, quando uma aplicação é virtualizada através de um dispositivo (ver Item 2.5.2.1) com estágios virtuais, em um dispositivo com capacidade para implementar estágios, com , a vazão da implementação é proporcional a . A vazão é uma função linear da capacidade do dispositivo. Portanto, o aumento de desempenho não ocorre apenas quando novas gerações de dispositivos au- mentam sua freqüência de relógio; mas também acontece quando diminui o tamanho dos transistores, pelo acréscimo de recursos em um mesmo circuito integrado, até que . Como alguns estágios são configurados enquanto outros estão sendo executados, a reconfiguração não diminui a performance. Uma reconfiguração por pipeline de configurações é considerada bem sucedida quando tem-se a configuração de um estágio do pipe por ciclo de relógio. Para obter-se isto conectou-se ao dispositivo um buffer de configuração on-chip, enquanto um pequeno controlador gerencia o processo de configuração. Contudo, a reconfiguração por pipeline impõe algumas restrições quanto aos tipos de aplicações 35
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A computação reconfigurável pres
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➢ Os módulos em questão devem p
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causa de problemas já descritos. A
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Referências Bibliográficas [ALG89
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[IBM99] IBM. The CoreConnect bus ar
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[XIL99a] XILINX. XC6200 datasheet.
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