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4.7 Estrutura do arquivo de configuração do XCV300. . . . . . . . . . . . . . . . . . . . 64 4.8 Cálculo do CRC. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64 4.9 Início do arquivo de configuração para a XCV300. . . . . . . . . . . . . . . . . . . 66 4.10 Final de um arquivo de configuração de um XCV300. . . . . . . . . . . . . . . . . . 67 4.11 Localizando o bit 14 de uma F-LUT para uma dada CLB. . . . . . . . . . . . . . . . 68 4.12 Coluna 30 de um XCV100. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70 4.13 Um quadro de um XCV100. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72 5.1 Trecho de código mostrando a utilização de um método da classe JBits. . . . . . . . 75 5.2 Lado servidor da aplicação para reconfiguração de bitstreams. . . . . . . . . . . . . 75 5.3 Lado servidor da aplicação para reconfiguração de bitstreams. . . . . . . . . . . . . 76 5.4 Parâmetros configuráveis via HTML, para geração da applet . . . . . . . . . . . . . 78 5.5 Interface do reconfigurador de circuitos. . . . . . . . . . . . . . . . . . . . . . . . . 79 5.6 Interface do Reconfigurador Parcial. . . . . . . . . . . . . . . . . . . . . . . . . . . 81 5.7 Detalhamento do cabeçalho do arquivo de configuração parcial. . . . . . . . . . . . . 82 5.8 Visualização do protocolo de configuração de um bitstream parcial. . . . . . . . . . 83 5.9 Visualização do core correspondente ao exemplo do semáforo. . . . . . . . . . . . . 87 5.10 Visualização do conteúdo de um CLB. . . . . . . . . . . . . . . . . . . . . . . . . . 88 5.11 Seleção de um core no segundo bitstream. . . . . . . . . . . . . . . . . . . . . . . . 89 5.12 Bitstream que unifica dois cores. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 5.13 Método para validação do barramento para interconexão de cores. . . . . . . . . . . 90 5.14 Proposta de barramento para interconexão de cores. . . . . . . . . . . . . . . . . . 92 xvi
Lista de Tabelas 2.1 Classificação de sistemas reconfiguráveis . . . . . . . . . . . . . . . . . . . . . . . 16 2.2 Parâmetros de circuito para uma rede neural com 60 neurônios no sistema RRANN. . 28 2.3 Parâmetros de circuito para uma rede neural com 60 neurônios no sistema RRANN-II. 29 4.1 Diferenças entre dispositivos da família Virtex. . . . . . . . . . . . . . . . . . . . . 61 4.2 Endereços dos registradores de configuração. . . . . . . . . . . . . . . . . . . . . . 63 5.1 Alguns comandos do JBits. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 5.2 Parâmetros do arquivo de protótipo para geração do bitstream parcial. . . . . . . . . 82 5.3 Bits configuráveis do contador e seus respectivos efeitos. . . . . . . . . . . . . . . . 85 xvii
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Capítulo 4 Hardware que habilita r
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A implementação do Cache Logic é
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Cada FPGA da família Virtex possui
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O bitstream é composto por um flux
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A Figura 4.7-V inclui a escrita de
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Assim, como mostrado na Figura 4.11
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Portanto, para este caso, o bit 14
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Capítulo 5 Ferramentas para reconf
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Tabela 5.1: Alguns comandos do JBit
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sas coordenadas foi explicado no it
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linha 11 determina um reset no regi
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A computação reconfigurável pres
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➢ Os módulos em questão devem p
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causa de problemas já descritos. A
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Referências Bibliográficas [ALG89
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[IBM99] IBM. The CoreConnect bus ar
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[XIL99a] XILINX. XC6200 datasheet.
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