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Ciclo : Estagio ´ 1 Estagio ´ 2 Estagio ´ 3 Estagio ´ 4 Estagio ´ 5 Estagio ´ 1 Estagio ´ 2 Estagio ´ 3 1 1 2 1 2 3 3 4 5 6 7 1 4 4 2 Configurando Executando 5 3 3 1 2 5 5 Figura 2.9: Exemplo de aplicação do PipeRench: virtualização de um pipeline de 5 estágios em um dispositivo que suporta apenas 3 estágios que podem ser implementadas. A maior delas é que o estado em qualquer estágio do pipeline deve ser uma função do estágio seguinte e do estágio anterior a ele. Portanto, só são permitidas conexões físicas entre estágios consecutivos. 2.5 Sistemas Digitais Reconfiguráveis Esta Seção tem por objetivo mostrar dispositivos que têm características compatíveis com alguma tendência citada na Seção 2.2, ou então que implementam métodos citados na Seção 2.4. Pode-se notar que são dispositivos com grão grande em sua maioria, todos suportam reconfiguração dinâmica, embora uns por pipeline de configurações e outros por chaveamento de contexto. 2.5.1 Garp 36 2 4 1 (a) (b)
Garp é um processador baseado no conjunto de instruções MIPS-II. Foi projetado com o intuito de acelerar laços de programas de propósito geral [CAL00]. Garp atua como um coprocessador junto ao MIPS, e consiste em uma matriz bidimensional de CLBs interconectados por recursos de roteamento programáveis. A célula lógica básica do vetor reconfigurável é uma unidade de 2 bits com quatro entradas de 2 bits cada. A matriz tem pelo menos 24 blocos lógicos em uma coluna, dos quais 16 blocos a partir da primeira posição são conectados ao barramento do processador. A configuração da matriz é carregada da memória. Uma vez que um tempo significativo é necessário para carregar a configuração inteira, muitas abordagens têm sido tentadas para encurtar a latência da reconfiguração. Uma dessas é a habilidade de reconfigurar parcialmente o vetor. Uma unidade de memória cache é embutida junto ao sistema, e armazena as configurações usadas recentemente para um rápido recarregamento. Na Figura 2.10 pode ser observado um esquema da matriz Garp, onde é mostrado o bloco de dados reconfigurável. Barramentos de memória provêem uma reconfiguração com alta largura de banda e alta taxa de transferência de dados entre a matriz e a memória. Fila de memorias ´ 4 barramentos de 32 bits de dados, um barramento de 32 bits de endereços Blocos de controle (interface para memoria ´ e processador) Caches de ~ configuraçao MIPS F F F Crossbar Cache Valores Booleanos Barramento para comunicar Sequenciador " Unidades Operativas dados de 32 bits cada módulo com os demais Figura 2.10: Arquitetura Garp. Um suporte de software em baixo nível foi introduzido através de um conjunto de instruções de controle. Como diferentes configurações da matriz exigem diferentes tempos de execução, uma instrução que inicia a execução contém o parâmetro de contagem de relógio, que especifica o com- 37
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A computação reconfigurável pres
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➢ Os módulos em questão devem p
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causa de problemas já descritos. A
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Referências Bibliográficas [ALG89
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[IBM99] IBM. The CoreConnect bus ar
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[XIL99a] XILINX. XC6200 datasheet.
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