pdf (90) - Faculdade de Informática - pucrs

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RTR através de um gráfico com três eixos. Os eixos x e y indicam o plano espacial, no qual ocorre o roteamento e o posicionamento da lógica a ser implementada em um FPGA. Sistemas digitais ba- seados em FPGAs, mas que não são dinamicamente reconfiguráveis podem ser vistos apenas neste plano. Contudo, para SDRs, há a necessidade de uma análise temporal das reconfigurações. Em vista disso foi introduzido o eixo z, que indica as diferentes implementações de módulos funcionais no dispositivo, em relação ao tempo que ocorreram. Figura 1.1: Gráfico indicativo de reconfiguração parcial não-disruptiva. As áreas de um programa que podem ser aceleradas através do uso de hardware reconfigurável freqüentemente são muito numerosas ou complexas para serem carregadas simultaneamente no FPGA disponível. Para esses casos, é interessante que seja possível trocar entre diferentes configurações no mesmo dispositivo. RTR cria a possibilidade de se pensar em hardware de forma semelhante ao conceito de memó- ria virtual. Conforme essa idéia, o hardware físico pode ser muito menor que do que o somatório dos recursos requeridos para cada uma das configurações. Então, ao invés de reduzir o número de configurações que são mapeadas, apenas ocorre uma troca entre o hardware necessário e o hardware implementado fisicamente [DEH00]. Apesar da aparente vasta aplicabilidade para sistemas RTR, existem poucos sistemas que de fato implementam esta característica. Isto se dá por dois fatores principais: 1. Falta de software para projeto, depuração e teste; 2. Falta de hardware (comercialmente disponível) especialmente projetado para permitir RTR . 6
Essas lacunas motivam a pesquisa no desenvolvimento de técnicas de projeto para sistemas digitais parcialmente reconfiguráveis. 1.4 Objetivos Conforme a Seção anterior, existem dois grandes problemas relacionados com o projeto e a imple- mentação de sistemas que utilizem RTR. Este trabalho pretende contribuir para a redução de ambos. A respeito da falta de hardware, são estudadas arquiteturas de FPGAs disponíveis comercialmente. É analisada a possibilidade de implementar um sistema digital parcialmente reconfigurável nesses dispositivos. Além disto, é proposta a criação de uma interface (lógica) para conexão entre cores. Interface esta que viabilizaria a virtualização do hardware, pois que facilitaria a inserção e a remoção de cores em um FPGA. Relativamente à falta software, é realizado um estudo minucioso da organização interna de uma família de FPGAs. Em vista deste estudo são definidas (em linhas gerais) as necessidades para projeto de CAD para RTR nesses dispositivos. A conseqüência deste trabalho é o desenvolvimento de uma ferramenta que possibilita a reconfiguração parcial e remota de cores. 1.5 Organização Para que os objetivos mencionados na Seção 1.4 sejam atingidos, este trabalho organiza-se da seguinte forma: ➢ O estado-da-arte em sistemas digitais reconfiguráveis é mostrado no Capítulo 2. A análise do estado-da-arte inicia-se pela definição de critérios para comparação entre as diversas arquiteturas reconfiguráveis; passa pelas propostas de hardware reconfigurável e por métodos de projeto, avaliação e implementação; e termina com a descrição de alguns sistemas digitais reconfigurá- veis. ➢ Duas iniciativas encontradas na literatura para preenchimento da lacuna de ferramentas para desenvolvimento de sistemas digitais dinamicamente reconfiguráveis são abordadas no Capí- tulo 3, sendo que a segunda foi adotada para a implementação de um estudo de caso sobre reconfiguração parcial [XIL99] neste trabalho. ➢ O Capítulo 4 apresenta FPGAs disponíveis comercialmente que permitem reconfiguração parcial. Além disto, como este trabalho propõe a criação de uma interface para conexão de cores 7
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A computação reconfigurável pres
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➢ Os módulos em questão devem p
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causa de problemas já descritos. A
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Referências Bibliográficas [ALG89
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[IBM99] IBM. The CoreConnect bus ar
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[XIL99a] XILINX. XC6200 datasheet.
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