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➢ Hardware puro: O algoritmo é convertido (por síntese para hardware) em uma descrição de hardware que é carregada no FPGA. ➢ Microprocessador de aplicações específicas: O algoritmo é compilado em um código de má- quina abstrato, para um processador abstrato (Application Specific Instruction-Set Processor - ASIP). Os dois são então co-otimizados para produzir a descrição de um processador de apli- cação específica e o código de máquina para ele. A descrição do microprocessador pode então ser compilada em um FPGA. ➢ Reutilização seqüencial: O algoritmo pode ser muito grande para ser implementado no FPGA, ou por razões de engenharia ou econômicas divide-se o algoritmo em partes, de tal forma que ele seja executado parcialmente, usando a capacidade de reconfiguração dinâmica do FPGA. Os ganhos relacionados com a reutilização do hardware devem ser balanceados com o tempo que é gasto com a reconfiguração. ➢ Uso múltiplo simultâneo: Se os recursos do FPGA são grandes o bastante, é possível haver um número de algoritmos co-residentes, e cada um deles pode interagir separadamente com o processador. ➢ Uso sob demanda: Existe a possibilidade de sistemas computacionais serem construídos onde o hardware não existe todo ao mesmo tempo, mas cuja demanda de tempo-real do sistema dita qual parte do hardware deve ser construída e qual parte deve ser destruída. Há uma analo- gia razoável com sistemas de memória virtual, e por isto esse esquema pode ser chamado de "hardware virtual". 2.1.3 Critérios de Sanchez Um SDR pode ser configurado de duas formas: estática ou dinamicamente [SAN99]. Na primeira o arquivo de configuração de um FPGA é carregado somente uma vez antes da execução de uma tarefa, e o FPGA será reconfigurado somente depois desta execução. Na segunda, dinâmica, o arquivo de configuração do FPGA pode mudar parte do dispositivo a qualquer momento. Portanto, pode-se adotar os seguintes critérios de classificação para SDRs: ➢ Sistema estático: Possui pouca flexibilidade. A configuração do sistema ocorre antes do início da execução da tarefa a que se propõe executar. Durante toda execução o FPGA permanece inalterado. Após, pode ser reconfigurado totalmente. É o mais comumente utilizado. 14
➢ Sistema dinâmico: Envolve um a arquivo de configuração que pode mudar durante a execução de uma tarefa pelo FPGA. Tem como objetivos adaptação dinâmica a mudanças de especifica- ção, bem como manipulação de especificações incompletas. 2.1.4 Principais SDRs classificados pelos critérios vistos O propósito desta Subseção é comparar, através da Tabela 2.1, algumas das mais importantes arquiteturas na área de computação reconfigurável. Foram utilizados os critérios analisados previa- mente para prover a classificação, por serem aqueles ortogonais o bastante para permitir clareza na comparação entre os sistemas. 2.2 Revisão de alguns sistemas digitais reconfiguráveis As arquiteturas reconfiguráveis podem ser analizadas temporalmente, em função dos problemas a que se dispuseram resolver. A partir do amadurecimento da tecnologia habilitadora para esses sistemas (FPGAs), alguns centros de pesquisa criaram as primeiras arquiteturas reconfiguráveis, com o intuito principal de aumentar o desempenho de algoritmos que até então eram executados em software. Dentro desta primeira geração estão projetos como DECPeRLe [BER96], PRISM [ATH93] e Splash [GOK90]. Alguns sistemas mais modernos ainda utilizam essa abordagem, como o Transmogrifier- 2 [LEW98], o RPM-2 [DUB98] e o SPYDER [SAN99]. Tais sistemas podem ser vistos como a primeira geração dos sistemas digitais reconfiguráveis, conforme a Figura 2.2 à esquerda. Já neste primeiro momento verificou-se a eficiência da utilização de FPGAs em domínios de aplicação específicos, tanto em termos de desempenho com relação a abordagens em software quanto no que tange ao critério econômico, quando comparada a soluções ASIC. Contudo também alguns problemas foram detectados. Em geral esses sistemas possuíam um gargalo de comunicação entre P e FPGAs e apresentavam um tempo de reconfiguração muito alto, além de poderem ser reconfigurados apenas totalmente. Essa última desvantagem significa que o sistema precisava necessariamente ser parado para que pudesse ser reconfigurado. Em função disso novas propostas de arquiteturas surgiram. O problema de comunicação entre P e FPGAs contou com o avanço da tecnologia habilitadora para ser resolvido, formando uma segunda geração de SDRs (Figura 2.2, centro). Com o aumento do número de transistores por circuito integra- do (CI) tornou-se possível o desenvolvimento de um sistema composto por P, FPGA(s) e memória 15
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A computação reconfigurável pres
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➢ Os módulos em questão devem p
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causa de problemas já descritos. A
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Referências Bibliográficas [ALG89
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[IBM99] IBM. The CoreConnect bus ar
Page 123:
[XIL99a] XILINX. XC6200 datasheet.
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