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(Figura 4.2-e) e os blocos lógicos com conexões em 8 lados, para implementar funções complexas sem causar impacto nos recursos de barramento (Figura 4.2-f). Esta arquitetura possibilita a prototipação rápida de sistemas complexos com um baixo consumo de potência, e é passível de ser reconfigurada dinamicamente. Foi desenvolvido para o FPSLIC um conjunto de ferramentas de suporte para criação de sistemas integrados GPP-FPGAs, utilizando síntese, simuladores e co-simulação. Figura 4.2: Organização do SoC FPSLIC, da Atmel. Devido a esta integração entre componentes de hardware e software, problemas de implementação podem ser detectados em estágios preliminares de projeto, diminuindo o impacto desses problemas na estimativa de tempo do projeto. Esta integração permite também a redução no consumo de potência executando funções de algoritmos complexos em DSP ou FPGAs, ao invés de usar componentes em software. Além disto, o microcontrolador pode ser usado para controlar a Cache Logic, auxiliando no processo de reconfiguração dinâmica do sistema. 4.2 Xilinx 4.2.1 Características gerais de um FPGA Virtex 58
Cada FPGA da família Virtex possui CLBs, IOBs, blocos de RAM, recursos de relógio, roteamen- to programável e configuração do circuito elétrico. Essas funcionalidades lógicas são determinadas através de um arquivo de configuração. Arquivos de configuração contêm uma mescla de comandos e dados. Eles podem ser lidos e escritos através de uma das interfaces de configuração da Virtex. A memória de configuração da Virtex pode ser vista como uma matriz bidimensional de bits. Es- tes bits são agrupados em quadros verticais com um bit de largura, e se estendem do topo à base da matriz. Um quadro é a unidade atômica de configuração: é a menor porção de memória de configura- ção que pode ser lida ou escrita. Quadros são lidos e escritos seqüencialmente, com endereços crescentes para cada operação. Múl- tiplos quadros consecutivos podem ser lidos ou escritos com um único comando de configuração. A matriz de CLBs inteira, mais o bloco de interconexão de SelectRAM podem ser lidos ou escritos com apenas um comando. Cada bloco de conteúdo de SelectRAM deve ser lido ou escrito separadamente. Como os quadros podem ser lidos ou escritos individualmente, é possível reconfigurar parcialmen- te esses dispositivos através da modificação desses quadros no arquivo de configuração. Além disto, a disposição regular de elementos permite ações de relocação e desfragmentação, que são importantes para reconfiguração parcial [COM99]. Os elementos configuráveis são CLBs. A Figura 4.3 mostra um CLB do FPGA Virtex XCV300. Figura 4.3: Esquema de um CLB do FPGA XCV300 Nesta Figura nota-se que cada CLB contém duas fatias (Slices), que por sua vez contém duas LUTs cada, além de recursos de Carry 2 e dois flip-flops. Os elementos internos ao FPGA (CLBs, IOBs, BlockRAMs, recursos de relógio e roteamento programável) são distribuídos pelo dispositivo de forma regular. Tal regularidade pode ser denotada através da disposição desses elementos em colunas, conforme a Figura 4.4. 2 Propagação rápida de “Vai-um”, para acelerar operações aritméticas. 59
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Agradecimentos Um trabalho extenso
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