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tes do dispositivo. Da mesma forma, a estrutura de roteamento deve ser homogênea para evitar limitações de posicionamento. 3. O terceiro conceito é o de Entrada/Saída (E/S) virtualizada. Uma estrutura de E/S baseada em barramento fornece um método independente de posição para ler e escrever dados de configu- rações individuais. As configurações então não são limitadas por restrições de E/S evitando a preocupação com o posicionamento dos pinos externos do FPGA. Com isto o roteamento de E/S permanece inalterado quando a configuração é mapeada para uma nova localização. 4. A quarta idéia é a de unidimensionalidade. FPGAs comerciais atuais são baseados em uma estrutura bidimensional. O movimento de configurações em duas dimensões para relocação e desfragmentação pode ser muito difícil, pois há muitas possibilidades diferentes de posicionamento a serem consideradas. Uma estrutura em linhas, onde cada linha seria uma estrutura atômica para configuração do FPGA, removeria a complexidade da relocação e desfragmen- tação. Isto se dá porque reduz as configurações em objetos unidimensionais, onde a única variação da área de configuração permitida é no número de linhas utilizadas. Operações de rotação horizontal ou vertical, ou deslocamento horizontal não são mais necessárias. A única operação requerida para relocação de uma configuração é a mudança no deslocamento vertical. Figura 2.5: Um FPGA com arquitetura básica para permitir RTR (a), e a arquitetura do R/D FPGA (b). Por causa da unidimensionalidade, a E/S virtualizada também é simplificada. Ao invés de incluir fios de E/S ao longo de cada coluna e de cada linha do FPGA, esses fios são necessários somente para cada coluna. Apesar da abordagem 2D proporcionar maior flexibilidade de roteamento, acaba por 22
complicar os programas de roteamento e posicionamento. Numa estrutura de roteamento unidimen- sional, o posicionamento dos cores é restrito ao longo de apenas um eixo, o que faz com este ocorra muito mais rápido. 2.3.3.1 Arquitetura do R/D FPGA A lógica programável do R/D FPGA é composta por uma matriz de bits de SRAM. Esses bits são habilitados para leitura/escrita através da decodificação do endereço de linha pelos dados de progra- mação. Contudo, a coluna do decodificador, multiplexador e drivers tri-state de entrada foi substituída por uma estrutura denominada área de preparação (staging), conforme Figura 2.5 (b). Essa área de preparação é uma pequena área de armazenamento temporário (buffer), o qual é es- sencialmente um conjunto de células de memória igual ao número de uma linha de programação do FPGA. Cada linha, e por conseguinte a área de preparação, contém palavras de dados para configu- ração. Uma vez que a informação para a linha esteja completa na área de preparação, a área inteira é escrita em uma operação na memória de configuração do FPGA, conforme o endereço contido na linha de endereços. Essa estrutura é semelhante à proposta implementada nos FPGAs da família Virtex da Xilinx. Na área de preparação do R/D FPGA há um pequeno decodificador que habilita leituras/escritas endereçáveis. A coluna de decodificação determina qual das palavras na área de preparação está sendo referenciada num dado momento. O decodificador de linha inclui uma sutil modificação, qual seja, a adição de dois registradores, um multiplexador 2 para 1 para escolher entre esses registradores, e um somador. Todas essas estruturas são iguais em largura ao endereço da linha. Isto permite que um deslocamento vertical seja carregado em um ou mais registradores para ser adicionado ao novo endereço de linha, o que resulta num novo endereço de linha relocado. Um dos registradores é o registrador de escrita de deslocamento, o qual armazena o deslocamento de relocação enquanto uma configuração é escrita. O outro é o registrador de leitura, que é usado durante a desfragmentação para ler do FPGA uma configuração relocada. O ponto principal da arquitetura proposta é a possibilidade de posicionar a lógica em qualquer parte do FPGA, independentemente dos pinos de E/S que são necessários para comunicação com o mundo externo. Somado a isto, a relocação e a desfragmentação ocorrem de forma simplificada, criando o ambiente ideal para implementação de sistemas RTR. 2.4 Métodos para projeto / implementação de SDR 23
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A computação reconfigurável pres
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causa de problemas já descritos. A
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Referências Bibliográficas [ALG89
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[IBM99] IBM. The CoreConnect bus ar
Page 123:
[XIL99a] XILINX. XC6200 datasheet.
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