pdf (90) - Faculdade de Informática - pucrs

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primento da execução no processador em ciclos de relógio. A plataforma de desenvolvimento de software consiste de um compilador C e uma linguagem de configuração da matriz, que é utilizada para descrever a configuração a ser carregada na matriz do Garp. Seguindo a idéia de unidades reconfiguráveis fortemente acopladas a um processador, o projeto Garp coloca um microprocessador completo com uma unidade reconfigurável num mesmo circuito integrado, e demonstra o incremento no desempenho se comparado a um microprocessador conven- cional. Seu problema é o custo em termos de tempo, envolvido na programação do sistema, que ainda é muito alto. 2.5.2 PipeRench PipeRench é um dispositivo composto de uma rede de elementos lógicos e de armazenamento interconectados. Difere dos FPGAs convencionais porque propõe a virtualização do hardware, uti- lizando um pipeline de configurações. É particularmente interessante para aplicações baseadas em fluxos uniformes (como processamento de imagens ou sons), ou qualquer computação simples e re- gular sobre grandes conjuntos de pequenos elementos de dados [GOL00]. Com este dispositivo há um ganho considerável de desempenho sobre processadores convencionais. Enquanto estes forçam uma serialização de operações intrinsecamente paralelas, PipeRench explora o paralelismo dessas operações, além de aumentar a flexibilidade e diminuir o tempo de projeto do sistema. PipeRench também demostra ser uma alternativa interessante sobre FPGAs convencionais. As limitações citadas na Seção 1.4 são relativizadas pela proposta de virtualização do hardware, imple- mentado através de um pipeline de configurações (conforme analisado no Item 2.4.4). 2.5.2.1 A arquitetura do PipeRench Na implementação atual, PipeRench atua como um processador acoplado. A Figura 2.11 é uma visão abstrata de um estágio do PipeRench, e a Figura 2.12 é uma visão mais detalhada de um elemento de processamento (EP). PipeRench contém um conjunto de estágios físicos de pipeline. Cada estágio possui uma rede de interconexão e um conjunto de EPs. Cada EP contém uma unidade lógica e aritmética (ULA) e um conjunto de registradores para comunicação entre estágios (registrador de passagem). Cada ULA contém LUTs e controle extra para propagação de vai-um, detecção de zero, e assim por diante. Lógica combinacional pode ser implementada usando um conjunto de ULAs de bits. Funções combinacionais complexas podem ser obtidas com o cascateamento das linhas de propagação de vai-um, através da rede de interconexão. Disto decorrem ULAs mais complexas. 38
Barramentos Globais n n 2 2 1 Registradores de Passagem EP EP EP EP EP Interconexão EP Interconexão EP 1 EP 0 0 Figura 2.11: Abstração da arquitetura PipeRench. Um Estágio A partir das redes de interconexão os EPs podem acessar operandos dos estágios anteriores que estão armazenados nos registradores de saída, bem como saídas (buferizadas ou não) de outros EPs do mesmo estágio. Em função da virtualização do hardware, nenhum barramento dos EPs pode conectar estágios consecutivos. Contudo, os EPs podem acessar barramentos de E/S globais. Esses barramentos são necessários porque os estágios do pipeline de uma dada aplicação podem estar fisicamente em qualquer uma das classes. Para alcançar seus destinos, entradas e saídas da aplicação devem usar um barramento global. O registrador de passagem provê a interconexão de EP de uma classe para o EP correspondente na classe subseqüente. A ULA pode escrever suas saídas em quaisquer dos registradores . Se a ULA não escreve em algum registrador do EP atual, seu valor é recebido do registrador equivalente da classe anterior. Enquanto o registrador de passagem perfaz as conexões interclasses, a ligação entre EPs da mesma classe é realizada horizontalmente através da rede de interconexão (Figura 2.11). Em cada classe, a rede de interconexão aceita entradas a partir de cada EP daquela classe, além da entrada de valores de cada registrador de passagem da classe anterior. Além do mais, um registrador de deslocamento em cada EP desloca bits para a esquerda (Figura 2.12). Assim, PipeRench pode manipular os alinhamentos de dados necessários para aritmética baseada em palavras. Como na implementação atual o PipeRench é um co-processador, a largura de banda entre ele, a memória principal e o processador é limitada. Isto inviabiliza alguns tipos de aplicações. Mas pretende-se que, em fases posteriores o PipeRench torne-se parte integrante da UCP, e que haja uma incorporação dos conceitos de computação reconfigurável ao conjunto de instruções do processador. 39
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➢ Os módulos em questão devem p
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causa de problemas já descritos. A
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Referências Bibliográficas [ALG89
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[IBM99] IBM. The CoreConnect bus ar
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[XIL99a] XILINX. XC6200 datasheet.
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