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em dispositivos da família Virtex, um estudo minucioso de sua arquitetura interna foi impres- cindível. Este estudo é também mostrado no Capítulo 4. ➢ O Capítulo 5 explicita a contribuição deste trabalho para a comunidade científica. Apresenta um reconfigurador parcial e remoto de FPGAs, bem como implementa um estudo de caso em reconfiguração parcial. Sua última Seção sugere características para uma interface para conexão de cores FPGAs, nos moldes do que já existe para ASICs. Este trabalho foi organizado de forma que há possibilidade de uma leitura não seqüencial, ou seja, o leitor pode iniciar por onde melhor lhe aprouver. Contudo, o Capítulo 5 é exceção, pois contém elementos compreensíveis apenas através do entendimento do Capítulo 4. A conclusão do trabalho é feita no Capítulo 6, onde também há indicações para trabalhos futuros. 8
Capítulo 2 Estado-da-arte em sistemas digitais reconfiguráveis rável. Este Capítulo objetiva situar o leitor no que se refere ao estado-da-arte em computação reconfigu- Primeiramente explicita critérios de classificação de sistemas digitais reconfiguráveis, e em se- guida exibe uma tabela classificando diversos SDRs conforme esses critérios. Ainda no que tange à classificação, neste Capítulo é feita análise de SDRs em relação ao tempo, à tecnologia empregada e aos tipos de problemas que procuravam endereçar. O Capítulo 2 trata também de propostas de hardware e métodos para implementação de sistemas digitais reconfiguraveis. 2.1 Taxonomia de Arquiteturas Reconfiguráveis Nos próximos itens são apresentados os critérios de algumas tentativas de classificação de SDRs. A taxonomia destes sistemas é complementada com a inclusão dos quesitos reconfigurabilidade e abrangência da reconfigurabilidade. A escolha destes critérios busca a elaboração de um conjunto de características de classificação cujos elementos sejam ortogonais entre si [CAL98]. 2.1.1 Olimpo Olimpo é uma proposta de taxonomia para arquiteturas reconfiguráveis baseada nos critérios de objetivo da arquitetura, granularidade, integração e reconfigurabilidade da rede de interconexão 9
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Cada FPGA da família Virtex possui
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O bitstream é composto por um flux
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Assim, como mostrado na Figura 4.11
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Portanto, para este caso, o bit 14
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Tabela 5.3: Bits configuráveis do
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Figura 5.11: Seleção de um core n
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A computação reconfigurável pres
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➢ Os módulos em questão devem p
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causa de problemas já descritos. A
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Referências Bibliográficas [ALG89
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[IBM99] IBM. The CoreConnect bus ar
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[XIL99a] XILINX. XC6200 datasheet.
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