pdf-Datei mit 72-dpi-Fotos - FG Mikroelektronik, TU Berlin

Technische Universität Berlin
Institut für Mikroelektronik
Lukas Bauer
Dissertation
Perspektiven des modernen ASIC-Designs
Kapitel 4.1
Seite 28
nicht erlernt werden, sondern werden bei der Beschreibung von den grafischen Elementen abgelöst
und bei der Übersetzung in korrektes Verilog oder VHDL automatisch erzeugt.
4.1.2.4 Integrierte Simulationsmöglichkeiten
Zur Fehlererkennung verfügt Speedchart über einen sehr komfortablen, integrierten Simulator.
Hierzu können zunächst Testmuster in einer wiederum formal vereinfachten HDL-Version eingegeben
und bei Bedarf in VHDL oder Verilog übersetzt werden. Die Speedchart-interne Simulation
kann aber auch ohne Übersetzung sofort gestartet werden. Die Auswahl der darzustellenden
Signale und Variablen, Ports und Wires kann textuell oder durch Anklicken in der Grafik geschehen.
Bei der Simulation können die Werte der ausgewählten Objekte gleichzeitig als Liste der
momentanen Werte und als Kurvenformen dargestellt werden, wobei bei ausgewählten Zustandsmaschinen
der Name des aktuellen Zustandes angezeigt wird und bei Vektoren und Integers verschiedene
Zahlenformate gewählt werden können. Als Besonderheit werden während der
Simulation die gerade aktiven Zustände und die durchlaufenen Transitionen in den Zustandsmaschinen
grafisch hervorgehoben, so dass eine anschauliche Animation entsteht.
Während der integrierte Simulator das Design nicht compiliert und daher zwar schnell anläuft,
aber relativ langsam simuliert, unterstützt Speedchart auch die Anbindung eines externen Simulators
wie z. B. Verilog-XL oder Modelsim. Hierbei werden Design und Stimuli in die entsprechende
Hardwarebeschreibungssprache übersetzt und der externe Simulator gestartet. Durch die
Integration Speedchart-eigener Routinen in das ausführbare Programm des externen Simulators
ist es dabei weiterhin möglich, den Simulator interaktiv zu steuern und Kurvenformen während
der Simulation mitlaufen zu lassen.
Zusätzlich bietet Speedchart die Möglichkeit, in der Darstellung als Kurvenformen die Ergebnisse
verschiedener Simulationen zu vergleichen und die Unterschiede grafisch hervorzuheben.
Hierdurch kann z. B. überprüft werden, ob eine Schaltungsänderung unerwünschte Nebeneffekte
hat, indem mit Testmustern, die die unveränderten Funktionen stimulieren, Simulationen der
alten und neuen Schaltung durchgeführt und die Ergebnisse verglichen werden. Außerdem
besteht die Möglichkeit, Simulationsergebnisse von extern durchgeführten Simulationen einzuladen.
Es kann somit auch eine Cross-Simulation von Verhaltensbeschreibung und synthetisierter
Netzliste in Speedchart ausgewertet werden.
4.1.2.5 Klassische Entwurfsmethoden und grafisches VHDL im Vergleich
Um den immer höher werdenden Grad der Abstraktion und anschließend den Produktivitätsgewinn
beim Vergleich von Schematics, VHDL-Texten und grafischem HDL quantitativ beurteilen
zu können, wurden Untersuchungen an zehn Beispielschaltungen durchgeführt. Die Module, die
in Tabelle 4-1 aufgeführt sind, sind Teilmodule eines ISDN-Controllers [A-17] mit integrierter
ARM7-RISC-CPU. Sie wurden als typische Teilschaltungen aus dem Controller- und Datenpfadbereich
ohne große Redundanz und ohne Arithmetik- oder Speichereinheiten ausgewählt.
Als Vergleichsmaß wurden dabei keine Komplexitätsmaße benutzt, da diese den intellektuellen
Gehalt einer Schaltung wiedergeben und somit bei unterschiedlichen Repräsentationen der gleichen
Schaltung stets denselben Wert ergeben hätten, sondern Kennzahlen für den Umfang einer
Repräsentation, indem für den Vergleich die Anzahl der jeweils die Schaltung vollständig
beschreibenden Elemente bestimmt wurde: