pdf-Datei mit 72-dpi-Fotos - FG Mikroelektronik, TU Berlin

Technische Universität Berlin
Institut für Mikroelektronik
Lukas Bauer
Dissertation
Perspektiven des modernen ASIC-Designs
4.1.4 Verkürzung von Entwicklungszeiten durch IPs und Design Re-Use
Kapitel 4.1
Seite 39
Der Gedanke, durch die Wiederverwendung bereits entwickelter Schaltungsteile wertvolle Entwicklungszeit
(im Sinne des Aufwandes und des Zeitplans) einzusparen, drängt sich jedem auf,
der ähnliche Schaltungsblöcke oder Grundfunktionen zum wiederholten Male einsetzt bzw.
benötigt. Als integrierte Schaltungen noch per Schematic Entry erstellt wurden, verwendeten die
Designer daher viel Zeit für die Erstellung ganzer Bibliotheken von Grundelementen für den persönlichen
Bedarf, in denen z. B. Addierer in verschiedenen Bitbreiten und Architekturen archiviert
wurden. Seit der Einführung der Logiksynthese sind solche Arbeiten auf dieser Ebene
jedoch nicht mehr erforderlich, da solche Funktionsgruppen geringer oder mittlerer Komplexität
voll parametrisiert automatisch aus einer so kurzen HDL-Beschreibung erzeugt werden – oft
reicht ein einziger Operator –, dass diese ohne zeitlichen Nachteil bei jeder Verwendung neu eingegeben
werden kann.
Mit der steigenden Komplexität der ASICs bis hin zum „System on a Chip“ (SoC) ergibt sich
aber eine neue Struktur, in der oft zehn und mehr umfangreiche, in sich abgeschlossene Module
zu erkennen sind, die optimal für eine Wiederverwendung geeignet erscheinen. Im Wesentlichen
handelt es sich dabei um Datenverarbeitungsmodule wie embedded CPUs, digitale Signalprozessoren
oder Einheiten zur Codeumsetzung, Kryptographie oder Kompression von Daten sowie
um Schnittstellenmodule, zu denen alle Interfaces zur Außenwelt zu rechnen sind, angefangen
von General Purpose I/Os über UARTs bis hin zu komplexen Hochgeschwindigkeitsschnittstellen
wie z. B. Ethernet.
Neben der Wiederverwendung selbst entwickelter Module, dem Design Re-Use, besteht bei standardisierten
Modulen auch die Möglichkeit, IPs (Intellectual Properties) eines Dienstleisters
einzukaufen. Um sein Know-how zu schützen, liefert dieser die Schaltung oft in der Form codierter
HDL-Dateien oder als Synopsys-DesignWare-Komponente, was eine Synthese in beliebige
Zieltechnologien ermöglicht, aber keinen Einblick in die Quelldaten erlaubt, oder er liefert eine
bereits in die Zieltechnologie umgesetzte Netzliste. Falls eine Variation von Schaltungsparametern
unterstützt wird, können bei der Synthese sogar generische Parameter wie z. B. FIFO-Größen
und Busbreiten angegeben werden, so dass das IP an die individuellen Anforderungen
angepasst werden kann.
Halbleiterhersteller selbst bieten ihre IPs häufig sogar als fertig platzierte und verdrahtete Layoutblöcke
(Hard Macros) an, von denen der ASIC-Designer ein Simulationsmodell und ggf. ein
Abstract oder Phantom-Layout erhält, welches für die Layouterstellung des Gesamtchips die
Größe und die Anschlusspositionen des Macros definiert. Der Vorteil für den Halbleiterhersteller
liegt dabei im optimalen Know-How-Schutz, für den ASIC-Entwickler im optimierten und wohldefinierten
Post-Layout-Zeitverhalten des Schaltungsteils.
Zusätzlich zur Schaltung selbst und ihrer Dokumentation wird mit dem IP im Idealfall noch, falls
erforderlich, die Treibersoftware mitgeliefert, und zur Simulation kann eine Test Bench zur Verfügung
gestellt werden. Darüber hinaus hat sich in mehreren Projekten gezeigt, dass der Wert
eines IPs für den Designer ganz entscheidend davon bestimmt wird, ob der Anbieter in der Lage
ist, technischen Support für den Designer in Form von möglichst direkten Kontakten zum Entwickler
des IPs zu leisten und auf Änderungswünsche oder Fehlermeldungen flexibel zu reagieren.
IPs ohne geeigneten Support erwiesen sich in der Praxis als wertlos.
Eine wesentliche Voraussetzung für den Einsatz von IPs stellt die Standardisierung der Module
dar, die es erlaubt, bei einem Höchstmaß an Abstraktion durch bloße Nennung eines Fachbegriffs
oder durch Verweis auf eine Norm selbst hochkomplexe Datenübertragungs- oder Datenverarbeitungsfunktionen
präzise zu charakterisieren. Auf diese Kernfunktionen bleibt die Standardisierung
aber auch beschränkt. So definieren Schnittstellennormen zwar die Protokolle auf den