pdf-Datei mit 72-dpi-Fotos - FG Mikroelektronik, TU Berlin

Technische Universität Berlin
Institut für Mikroelektronik
Lukas Bauer
Dissertation
Perspektiven des modernen ASIC-Designs
Kapitel 4.3
Seite 50
Zusätzlich wurden Verfahren zum Auffüllen der Durchkontaktierungslöcher entwickelt, die ein
Stapeln von Durchkontaktierungen erlauben, während zuvor zwischen zwei Durchkontaktierungen
ein oft unnötiges Stück Leiterbahn einzufügen war. Hierdurch wurden einfachere Geometrien
beim Lagenwechsel ermöglicht.
In der Summe der Maßnahmen und durch den immer geringer werdenden Metal Pitch konnten
die Routing-Ressourcen ganz erheblich gesteigert werden. Die Motivation der Halbleiterhersteller
war dabei in erster Linie die Kosteneinsparung durch geringere Siliziumflächen. Während
jede zusätzliche Metallisierungsebene nur zwei Masken benötigt und somit in vergleichsweise
geringem Maße in die Kosten eingeht, kann die kompaktere Verdrahtung die Chipfläche in ganz
entscheidendem Maße verkleinern.
Mit der erhöhten Lagenanzahl führten die Anbieter der CAE-Programme wenig später auch neue
Routingverfahren ein. Es war nicht mehr erforderlich, sich bei der Verdrahtung auf Routingkanäle
zwischen den Standardzellreihen zu konzentrieren, sondern es wurde nun die gesamte Fläche
über den Standardzellen zur Verdrahtung genutzt. Hierzu wurde eine neue Generation von
Standardzellen entwickelt, deren interne Verdrahtung möglichst ausschließlich in der untersten
Metallisierungsebene erfolgte, um in den höheren Ebenen maximale Freiheiten zu erlauben. Im
Extremfall konnten die Standardzellen nun dicht gepackt platziert werden, wobei jede zweite
Reihe an ihrer Längsachse gespiegelt wurde, um selbst die Versorgungsspannungsschienen lükkenlos
aneinander fügen zu können. Die Signalverdrahtung erfolgte nun mittels Area Routing in
den Metallisierungsebenen von Ebene zwei aufwärts.
Während das Problem der explodierenden Routingflächen durch die Mehrebenenverdrahtung zur
vollen Zufriedenheit gelöst worden war, wurde das Timing der Schaltungen durch diese Maßnahmen
zwar ebenfalls verbessert, da die geringeren Distanzen zu reduzierten Leiterbahnkapazitäten
führten, das Hauptproblem der statistischen Ausreißer und der resultierenden Unterschiede zwischen
Pre-Layout- und Post-Layout-Timing bestand aber weiterhin. Auch die Einführung von
Isolatoren, die eine niedrigere Dielektrizitätskonstante als SiO 2 (ε r = 4,1) aufweisen, wie z. B.
FSG (Fluorinated Silicon Glass, ε r = 3,5), trug zwar dazu bei, die Metallisierungskapazitäten zu
senken, löste aber weder das genannte Problem, noch wurden die Kapazitäten ausreichend reduziert,
um mit den bisherigen iterativen Verfahren das Post-Layout-Timing beherrschen zu können.
Ansätze zur systematischen Lösung des Problems sollen daher im folgenden Abschnitt
vorgestellt werden.
4.3.2 Systematische Ansätze zur Beherrschung des Post-Layout-Timings
In Deep-Submicron-Technologien dominieren die Metallisierungskapazitäten immer mehr das
Zeitverhalten einer integrierten Schaltung. Ihre Beherrschung entscheidet darüber, ob ein sauberer
Top Down Design Flow weiterhin aufrecht erhalten werden kann, oder ob die Unterschiede
zwischen den statistisch modellierten Wireload-Annahmen des Syntheseprogramms und den realen
Metallisierungskapazitäten des Layouts dazu führen, dass die Anzahl an aufwändigen, vom
Place & Route Tool zum Syntheseprogramms zurückführenden Iterationen ins Unermessliche
steigt. Im Folgenden soll daher noch einmal etwas detaillierter aufgeschlüsselt werden, von welchen
Parametern die Lastkapazitäten abhängig sind und welche Ansätze für eine Reduktion der
Kapazitäten sich aus den einzelnen Parametern in einer modernen Submikron-Technologie ergeben
können: