pdf-Datei mit 72-dpi-Fotos - FG Mikroelektronik, TU Berlin

Technische Universität Berlin
Institut für Mikroelektronik
Lukas Bauer
Dissertation
Perspektiven des modernen ASIC-Designs
Kapitel 4.4
Seite 63
Signale wurden vom eingesetzten Programm in allen Takten mit einem Richtungswechsel der
bidirektionalen Pins völlig unnötig ausmaskiert und somit vom Tester nicht mit den Sollwerten
verglichen. Das Ergebnis war, dass bei einem ISDN-Controller-ASIC [A-17] die Ausgangswerte
eines Speichertests komplett ausmaskiert und in der Folge ASICs mit defektem RAM nicht aussortiert,
sondern zusammen mit den funktionsfähigen ASICs ausgeliefert wurden. Das Auslöten
und Ersetzten der defekten ASICs verursachte enorme Kosten. Dieses Ereignis zeigt eindrucksvoll,
wie wichtig eine gewissenhafte Verifikation wirklich aller Schritte im Entwurfsprozess eines
ASICs ist, auch wenn in diesem Fall das unübersichtliche tabellarische Testvektorformat eine
visuelle Prüfung stark erschwerte.
4.4.2 Die Lücke im Verifikationsablauf als Damoklesschwert
4.4.2.1 Die Notwendigkeit einer lückenlosen Verifikation
„Der ASIC-Designer“, so ein ehemaliger Kommilitone [50] des Verfassers, „fürchtet zwei Dinge
im Leben: dass ihm der Himmel auf den Kopf fällt und dass der Chip nicht funktioniert.“
So trivial die Aussage „der Chip muss funktionieren“ auch sein mag, ist sie doch die wichtigste
Grundeinstellung des ASIC-Designers. Nur wer die Forderung so weit verinnerlicht hat, dass er
den Fehlerfall der Apokalypse gleichsetzt, kann im ASIC-Geschäft die notwendige Sorgfalt
durchhalten, alle Teile des Designs und alle Schritte der Umsetzung bis zur Abgabe des Layouts
hinreichend genau zu kontrollieren und zu verifizieren, so dass die verbleibende Fehlerwahrscheinlichkeit
zu vernachlässigen ist.
Dabei wird im Laufe der Zeit zum einen der Druck immer größer, einen Entwurf „first time
right“ zu bewältigen, da die Kosten für ein Redesign explodieren – und zwar sowohl die NRE-
Kosten moderner Technologien als auch die aus der zeitlichen Verzögerung eines Redesigns
resultierenden Marktverluste der immer höhervolumigen Projekte. Zum anderen erfordern die
exponentiell wachsenden Schaltungskomplexitäten eine immer perfektere Verifikation aller Einzelteile.
Zur Erinnerung: Entwirft ein Designer eine Schaltung mit einer Fehlerwahrscheinlichkeit von
10%, so wird er fünf Jahre später ein aus 10 derartigen Teilen zusammengesetztes Design entwerfen
wollen, das noch mit p = 0,9 10 , also 35% Wahrscheinlichkeit funktioniert. Nur weitere
fünf Jahre später muss er einen aus 100 derartigen Teilen bestehenden Chip konstruieren, der bei
gleichen Einzelwahrscheinlichkeiten nur noch mit p = 0,9 100 funktionieren wird, was der unvorstellbar
geringen Wahrscheinlichkeit von 0,003% entspricht. Mögliche Fehler in den Verbindungen
der Einzelteile sind dabei noch nicht einmal berücksichtigt. Zwar kann die Sicherheit im
Entwurf durch die vorgestellten modernen Methoden deutlich gesteigert werden, dies kompensiert
aber nicht ganz das Wachstum der Komplexität, so dass eine erheblich gesteigerte Sorgfalt
in der Verifikation unerlässlich ist.
Außerdem bedeutet jede Anwendung von Automatismen wie z. B. der Logiksynthese, dass der
Faktor Mensch zwar bei der Ausführung dieser Umsetzungsvorgänge herausfällt, doch es ist zu
bedenken, dass bei der Programmierung der Tools oder bei der Erstellung der Bibliotheken Fehler
unterlaufen sein können, die eine fehlerhafte Umsetzung zur Folge haben können. Eine lükkenlose
Kontrolle der Ergebnisse aller Programmläufe ist daher unverzichtbar.
Automatische Kontrollmechanismen müssen dabei von der HDL-Beschreibung bis zur GDSII-
Datei des Layouts den gesamten Design Flow begleiten. Sie sollen sicherstellen, dass auf dem
Wege dieser Umsetzung die Funktionalität unverändert geblieben ist. Dies ist aber nur gewährleistet,
wenn die Kontrollmechanismen sowohl in der Breite die gesamte Schaltung (jedes Gatter)
erfassen als auch in der Tiefe den gesamten Design Flow abdecken. Da ein funktionaler Vergleich